JPH03243077A - Ａｇｃ回路 - Google Patents
Ａｇｃ回路Info
- Publication number
- JPH03243077A JPH03243077A JP4153390A JP4153390A JPH03243077A JP H03243077 A JPH03243077 A JP H03243077A JP 4153390 A JP4153390 A JP 4153390A JP 4153390 A JP4153390 A JP 4153390A JP H03243077 A JPH03243077 A JP H03243077A
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- JP
- Japan
- Prior art keywords
- signal
- circuit
- video
- clock pulse
- output
- Prior art date
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- Pending
Links
- 238000001514 detection method Methods 0.000 claims description 8
- 238000000926 separation method Methods 0.000 claims description 4
- 238000010586 diagram Methods 0.000 description 4
- 238000006243 chemical reaction Methods 0.000 description 2
- 230000007423 decrease Effects 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 230000003247 decreasing effect Effects 0.000 description 1
- 238000000034 method Methods 0.000 description 1
- 230000011664 signaling Effects 0.000 description 1
Landscapes
- Television Receiver Circuits (AREA)
- Analogue/Digital Conversion (AREA)
- Control Of Amplification And Gain Control (AREA)
- Noise Elimination (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、ＡＧＣ回路に関し、特に一定の映像信号を出
力するビデオＡＧＣ回路に関する。
力するビデオＡＧＣ回路に関する。
近年の映像機器に使用される色々な信号源は映像信号で
出力されるものが多く、そのため再生用の映像機器も映
像信号の入力端子を設けたものが多くなっており、色々
な信号源から入力される映像信号に対して動作するビデ
オＡＧＣ回路を設けて、一定の映像信号の大きさに制御
するようにしてデイスプレィで画像を再生することによ
り見やすい画面にすることができる。
出力されるものが多く、そのため再生用の映像機器も映
像信号の入力端子を設けたものが多くなっており、色々
な信号源から入力される映像信号に対して動作するビデ
オＡＧＣ回路を設けて、一定の映像信号の大きさに制御
するようにしてデイスプレィで画像を再生することによ
り見やすい画面にすることができる。
従来のビデオＡＧＣ回路は第３図に示すような回路が使
用されており、映像増幅器２０に映像信号が入力されて
おり、映像増幅器２０で映像信号が増幅されて出力され
、同出力を分岐させて同分岐させた一方をＡＧＣ検波回
路２１に入力しており、ＡＧＣ検波回路２１で映像信号
の出力振幅より検出された電圧を映像増幅器２０に帰還
させるようにして帰還される電圧の変化に応じて映像増
幅器２０のゲインを変化させ一定の振幅のＡＧＣ出力が
得られるようにしていた。
用されており、映像増幅器２０に映像信号が入力されて
おり、映像増幅器２０で映像信号が増幅されて出力され
、同出力を分岐させて同分岐させた一方をＡＧＣ検波回
路２１に入力しており、ＡＧＣ検波回路２１で映像信号
の出力振幅より検出された電圧を映像増幅器２０に帰還
させるようにして帰還される電圧の変化に応じて映像増
幅器２０のゲインを変化させ一定の振幅のＡＧＣ出力が
得られるようにしていた。
（発明が解決しようとする課題〕
従って従来のビデオＡＧＣ回路は映像信号に含まれてい
るノイズの影響を受けてＡＧＣ電圧が変動するといった
問題点があった。
るノイズの影響を受けてＡＧＣ電圧が変動するといった
問題点があった。
本発明は、映像信号より同期信号部分を検出してデジタ
ル処理をしてＡＧＣ電圧を出力せしめることにより、ノ
イズの影響を受けにくい安定化したビデオＡＧＣ回路を
提供することを目的とする。
ル処理をしてＡＧＣ電圧を出力せしめることにより、ノ
イズの影響を受けにくい安定化したビデオＡＧＣ回路を
提供することを目的とする。
第１図に示すように映像信号を増幅する映像増幅器１と
、同映像増幅器１の出力を分岐させて一方をＡＧＣ出力
としてＡＧＣ出力端子１４に接続し同分岐させた他方を
Ａ／Ｄ変換器２に入力する回路と、前記分岐よりの入力
信号から同期信号をサンプリングしてデジタル信号に変
換するＡ／Ｄ変換器２と、前記Ａ／Ｄ変換器２でデジタ
ル信号に変換された同期信号の全振幅を検出する第１の
Ｄ型フリップフロップ回路（以下、Ｄ−ＦＦと略す）３
と第２のＤ−ＦＦ４と減算回路からなる検出手段と、前
記検出手段より検出されたデータを比較信号として基準
レベルと比較する比較手段７とを設け、前記基準レベル
より前記比較信号レベルが小さいとき、あるいは前記基
準レベルより前記比較信号レベルが大きいときには前記
比較手段７より信号を出力してアップダウンカウンタ回
路９に入力して、同アップダウンカウンタ回路でカウン
トアツプあるいはカウントダウンするようにして出力し
てＤ／Ａ変換器１０に入力して、同Ｄ／Ａ変換器１０で
アナログ信号に変換して前記映像増幅器１に入力して同
映像増幅器１のゲインを制御し、基準レベルと比較信号
レベルが等しいときには前記アップダウンカウンタ回路
９のカウントイネーブル端子に信号が入力されるように
して同アップダウンカウンタ回路９の出力をホールドせ
しめ、さらに、前記映像信号より同期信号を分離する同
期分離回路１２と同同期信号と位相を合致させたクロッ
クパルス信号を発生させるＰＬＬ回路１１とを設けて、
同ＰＬＬ回路１１よりの第１クロックパルス信号により
前記Ａ／Ｄ変換器２で同期信号をサンプリングしてデジ
タル信号に変換し、また、前記ＰＬＬ回路からの第２の
クロックパルス信号を第１のＤ−ＦＦ３のクロック入力
端子に加えて同第１のＤ−ＦＦ３のデータ入力端子に加
えられている同期信号レベルの最大値データを検出し、
同ＰＬＬ回路からの第３のクロックパルス信号を第２の
Ｄ−ＦＦ４のクロック入力端子に加えて同第２のＤ−Ｆ
Ｆ４のデータ入力端子に加えられている同期信号レベル
の最小値データを検出して、前記両検出データを前記減
算回路に加えて減算することにより前記同期信号の全振
幅を検出するようにし、前記ＰＬＬ回路から第４のクロ
ックパルス信号を前記アップダウンカウンタ回路９に入
力して同アップダウンカウンタ回路をカウント動作せし
めるようにしたものである。
、同映像増幅器１の出力を分岐させて一方をＡＧＣ出力
としてＡＧＣ出力端子１４に接続し同分岐させた他方を
Ａ／Ｄ変換器２に入力する回路と、前記分岐よりの入力
信号から同期信号をサンプリングしてデジタル信号に変
換するＡ／Ｄ変換器２と、前記Ａ／Ｄ変換器２でデジタ
ル信号に変換された同期信号の全振幅を検出する第１の
Ｄ型フリップフロップ回路（以下、Ｄ−ＦＦと略す）３
と第２のＤ−ＦＦ４と減算回路からなる検出手段と、前
記検出手段より検出されたデータを比較信号として基準
レベルと比較する比較手段７とを設け、前記基準レベル
より前記比較信号レベルが小さいとき、あるいは前記基
準レベルより前記比較信号レベルが大きいときには前記
比較手段７より信号を出力してアップダウンカウンタ回
路９に入力して、同アップダウンカウンタ回路でカウン
トアツプあるいはカウントダウンするようにして出力し
てＤ／Ａ変換器１０に入力して、同Ｄ／Ａ変換器１０で
アナログ信号に変換して前記映像増幅器１に入力して同
映像増幅器１のゲインを制御し、基準レベルと比較信号
レベルが等しいときには前記アップダウンカウンタ回路
９のカウントイネーブル端子に信号が入力されるように
して同アップダウンカウンタ回路９の出力をホールドせ
しめ、さらに、前記映像信号より同期信号を分離する同
期分離回路１２と同同期信号と位相を合致させたクロッ
クパルス信号を発生させるＰＬＬ回路１１とを設けて、
同ＰＬＬ回路１１よりの第１クロックパルス信号により
前記Ａ／Ｄ変換器２で同期信号をサンプリングしてデジ
タル信号に変換し、また、前記ＰＬＬ回路からの第２の
クロックパルス信号を第１のＤ−ＦＦ３のクロック入力
端子に加えて同第１のＤ−ＦＦ３のデータ入力端子に加
えられている同期信号レベルの最大値データを検出し、
同ＰＬＬ回路からの第３のクロックパルス信号を第２の
Ｄ−ＦＦ４のクロック入力端子に加えて同第２のＤ−Ｆ
Ｆ４のデータ入力端子に加えられている同期信号レベル
の最小値データを検出して、前記両検出データを前記減
算回路に加えて減算することにより前記同期信号の全振
幅を検出するようにし、前記ＰＬＬ回路から第４のクロ
ックパルス信号を前記アップダウンカウンタ回路９に入
力して同アップダウンカウンタ回路をカウント動作せし
めるようにしたものである。
〔作用］
本発明では、以上のように構成しであるので映像信号部
分にノイズ成分が重畳され、例えば同月信号より大きな
ノイズであってもノイズの影響を受けにくい安定化した
ビデオＡＧＣ回路となり出力の安定した映像信号を供給
することができる。
分にノイズ成分が重畳され、例えば同月信号より大きな
ノイズであってもノイズの影響を受けにくい安定化した
ビデオＡＧＣ回路となり出力の安定した映像信号を供給
することができる。
第１図は本発明の一実施例を示すＡＧＣ回路のブロック
図であり、ＡＧＣ回路の入力端子１３に入力された映像
信号は分岐させてあり、前記分岐させた一方は同期信号
を分離する同期分離回路１２に入力しており、同分岐さ
せた他方は映像増幅器１に入力しており、映像増幅器１
で入力された映像信号を増幅して出力している。
図であり、ＡＧＣ回路の入力端子１３に入力された映像
信号は分岐させてあり、前記分岐させた一方は同期信号
を分離する同期分離回路１２に入力しており、同分岐さ
せた他方は映像増幅器１に入力しており、映像増幅器１
で入力された映像信号を増幅して出力している。
前記映像増幅器１の出力回路は分岐させてあり、同分岐
させた一方はＡＧＣ出力端子１４と接続して映像信号の
増幅された出力を供給しており、同分岐させた他方はＡ
／Ｄ変換器２に入力しており同Ａ／Ｄ変換器２で入力さ
れた映像信号より同期信号をサンプリングしてデジタル
信号に変換して出力して第１のＤ−ＦＦ３と第２のＤ−
ＦＦ４のデータ入力端子に入力している。
させた一方はＡＧＣ出力端子１４と接続して映像信号の
増幅された出力を供給しており、同分岐させた他方はＡ
／Ｄ変換器２に入力しており同Ａ／Ｄ変換器２で入力さ
れた映像信号より同期信号をサンプリングしてデジタル
信号に変換して出力して第１のＤ−ＦＦ３と第２のＤ−
ＦＦ４のデータ入力端子に入力している。
前記第１Ｉ）−ＦＦ３と第２Ｄ−ＦＦ４のクロック入力
端子にはクロックパルス信号が加えられており、第１Ｄ
−ＦＦ３には第２図（ａ）■に示すようなりロックパル
ス信号が加えられて第１Ｄ−ＦＦ３のデータ入力端子に
加えられている同期信号レベルの最大値データを検出し
、第２Ｄ−ＦＦ４には第２図（ａ）■に示すようなりロ
ックパルス信号が加えられて第２Ｄ−ＦＦ４のデータ入
力端子に加えられている同期信号レベルの最小値データ
を検出して、前記両検出データを減算回路５に加えて減
算することにより同期信号の全振幅を検出してデジタル
コンパレーク回路７に同期信号の全振幅のデータを入力
している。
端子にはクロックパルス信号が加えられており、第１Ｄ
−ＦＦ３には第２図（ａ）■に示すようなりロックパル
ス信号が加えられて第１Ｄ−ＦＦ３のデータ入力端子に
加えられている同期信号レベルの最大値データを検出し
、第２Ｄ−ＦＦ４には第２図（ａ）■に示すようなりロ
ックパルス信号が加えられて第２Ｄ−ＦＦ４のデータ入
力端子に加えられている同期信号レベルの最小値データ
を検出して、前記両検出データを減算回路５に加えて減
算することにより同期信号の全振幅を検出してデジタル
コンパレーク回路７に同期信号の全振幅のデータを入力
している。
デジタルコンパレータ回路７では所定の値に設定された
基準レベル８の入力信号と前記同期信号の全振幅データ
の入力信号との比較を行い、再入力信号が等しいときに
はα＝β端子よりＨ信号を出力してアップダウンカウン
タ９のカウントイネーブル端子に入力し、前記基準レベ
ルより前記比較信号が小さいときにはβ〉α端子よりＨ
信号を出力してアップダウンカウンタ９のＵ／Ｄ端子に
入力し、前記基準レベルより前記比較信号が大きいとき
には前記β〉α端子よりＬ信号を出力してアップダウン
カウンタ９のＵ／Ｄ端子に入力するようにしている。
基準レベル８の入力信号と前記同期信号の全振幅データ
の入力信号との比較を行い、再入力信号が等しいときに
はα＝β端子よりＨ信号を出力してアップダウンカウン
タ９のカウントイネーブル端子に入力し、前記基準レベ
ルより前記比較信号が小さいときにはβ〉α端子よりＨ
信号を出力してアップダウンカウンタ９のＵ／Ｄ端子に
入力し、前記基準レベルより前記比較信号が大きいとき
には前記β〉α端子よりＬ信号を出力してアップダウン
カウンタ９のＵ／Ｄ端子に入力するようにしている。
アップダウンカウンタ９のクロック端子には第２図（ａ
）■に示すようなりロックパルス信号が加えられるよう
にしてカウント動作させており、カウンタ出力をＤ／Ａ
変換器１０に入力し、同Ｄ／Ａ変換器１０で入力された
カウンタ出力に対応したアナログ電圧に変換して出力し
て映像増幅器ｊに加えて同映像増幅器のゲインを制御す
るようにしている。
）■に示すようなりロックパルス信号が加えられるよう
にしてカウント動作させており、カウンタ出力をＤ／Ａ
変換器１０に入力し、同Ｄ／Ａ変換器１０で入力された
カウンタ出力に対応したアナログ電圧に変換して出力し
て映像増幅器ｊに加えて同映像増幅器のゲインを制御す
るようにしている。
アップダウンカウンタ９のカウントイネーブル端子に前
記Ｈ信号が加えられたときは、アップダウンカウンタ９
のカウンタ出力をホールドして出力が変わらないように
し、アップダウンカウンタ９のＵ／Ｄ端子に前記Ｈ信号
が加えられたときはアップダウンカウンタ９をカウント
アツプさせてカウンタ出力を増加させ、アップダウンカ
ウンタ９のＵ／Ｄ端子に前記り信号が加えられたときは
、アップダウンカウンタ９をカウントダウンさせてカウ
ンタ出力を減少させ前記Ｄ／Ａ変換器１０に信号が入力
されるようにし、同Ｄ／Ａ変換器１０に入力されるカウ
ンタ出力が増加すれば同Ｄ／Ａ変換器１０より一高い電
圧が出力されるようにして映像増幅器１のゲイン制御端
子に入力し、同映像増幅器ｌの出力を大きくし、同Ｄ／
Ａ変換器１０に入力されるカウンタ出力が減少すれば同
Ｄ／Ａ変換器ｌＯより低い電圧が出力されるようにして
映像増幅器ｌのゲイン制御端子に入力し、同映像増幅器
１の出力を小さくし、同Ｄ／Ａ変換器１０に入力される
カウンタ出力が変化しなければ同Ｄ／Ａ変換器１０より
出力される電圧も変化せず、映像増幅器ｌのゲイン制御
端子に入力される電圧も変化しないため、同映像増幅器
１の出力も変化しないようにしている。
記Ｈ信号が加えられたときは、アップダウンカウンタ９
のカウンタ出力をホールドして出力が変わらないように
し、アップダウンカウンタ９のＵ／Ｄ端子に前記Ｈ信号
が加えられたときはアップダウンカウンタ９をカウント
アツプさせてカウンタ出力を増加させ、アップダウンカ
ウンタ９のＵ／Ｄ端子に前記り信号が加えられたときは
、アップダウンカウンタ９をカウントダウンさせてカウ
ンタ出力を減少させ前記Ｄ／Ａ変換器１０に信号が入力
されるようにし、同Ｄ／Ａ変換器１０に入力されるカウ
ンタ出力が増加すれば同Ｄ／Ａ変換器１０より一高い電
圧が出力されるようにして映像増幅器１のゲイン制御端
子に入力し、同映像増幅器ｌの出力を大きくし、同Ｄ／
Ａ変換器１０に入力されるカウンタ出力が減少すれば同
Ｄ／Ａ変換器ｌＯより低い電圧が出力されるようにして
映像増幅器ｌのゲイン制御端子に入力し、同映像増幅器
１の出力を小さくし、同Ｄ／Ａ変換器１０に入力される
カウンタ出力が変化しなければ同Ｄ／Ａ変換器１０より
出力される電圧も変化せず、映像増幅器ｌのゲイン制御
端子に入力される電圧も変化しないため、同映像増幅器
１の出力も変化しないようにしている。
前記デジタル回路の信号処理を可能とするため、前記映
像信号より同期信号を分離する同期分離回路１２と同同
期信号と位相を合致させたクロックパルス信号を発生さ
せるＰ Ｌ １回路１１が設けてあり、同ＰＬＬ回路１
１より第１クロックパルス信号を前記Ａ／Ｄ変換器２に
加えて同Ａ／Ｄ変換器２で同期信号をサンプリングして
デジタル信号に変換せしめ、同ＰＬＬ回路１１より第２
クロックパルス信号を第１Ｄ−ＦＦ３に加えて同第１Ｄ
ＦＦ３で同期信号レベルの最大値データを検出せしめ、
同ＰＬＬ回路１１より第３クロックパルス信号を第２Ｄ
−ＦＦ４に加えて同第２Ｏ−ＦＦ４で同期信号レベルの
最小値データを検出せしめ、同ＰＬＬ回路１１より第４
クロックパルス信号をアップダウンカウンタ９に加えて
同アップダウンカウンタ９をカウント動作させるように
している。
像信号より同期信号を分離する同期分離回路１２と同同
期信号と位相を合致させたクロックパルス信号を発生さ
せるＰ Ｌ １回路１１が設けてあり、同ＰＬＬ回路１
１より第１クロックパルス信号を前記Ａ／Ｄ変換器２に
加えて同Ａ／Ｄ変換器２で同期信号をサンプリングして
デジタル信号に変換せしめ、同ＰＬＬ回路１１より第２
クロックパルス信号を第１Ｄ−ＦＦ３に加えて同第１Ｄ
ＦＦ３で同期信号レベルの最大値データを検出せしめ、
同ＰＬＬ回路１１より第３クロックパルス信号を第２Ｄ
−ＦＦ４に加えて同第２Ｏ−ＦＦ４で同期信号レベルの
最小値データを検出せしめ、同ＰＬＬ回路１１より第４
クロックパルス信号をアップダウンカウンタ９に加えて
同アップダウンカウンタ９をカウント動作させるように
している。
第２図（ａ）に示した同期信号はハイビジョン放送に使
用される３値波形の水平同期信号を検出波形としている
が、第２図（ｂ）に示すＮＴＳＣ方式〇方式−カラーバ
ースト信号期信号を検出してＡＧＣ回路を動作させて映
像増幅器のゲインを制御するようにしても良い。
用される３値波形の水平同期信号を検出波形としている
が、第２図（ｂ）に示すＮＴＳＣ方式〇方式−カラーバ
ースト信号期信号を検出してＡＧＣ回路を動作させて映
像増幅器のゲインを制御するようにしても良い。
映像信号より同期信号部分を検出してデジタル処理をし
てＡＧＣ電圧を出力せしめることが可能となり、ノイズ
の影響を受けにくい安定化したビデオＡＧＣ回路を提供
することができる。
てＡＧＣ電圧を出力せしめることが可能となり、ノイズ
の影響を受けにくい安定化したビデオＡＧＣ回路を提供
することができる。
第１図は本発明の一実施例を示すＡＧＣ回路のブロック
図、第２図は回路動作説明用の各部の波形図、第３図は
従来例のビデオＡＧＣ回路のブロック図である。 １ 、 ２０−−−一映像増幅器、２−Ａ ／ Ｄ変換
ＲＬ３、 ４ − Ｄ−ＦＦ、 ５ ジタルコンパレータ、８ アップダウンカウンタ、 器、ｌ ｌ−Ｐ Ｌ Ｌ回路、１ １３ ・−入力端子、１４ ＡＧＣ検波回路。 減算回路、７− デ 基準信号レベル、９ １０−−− Ｄ ／ Ａ変換 ２− 同期分離回路、 出力端子、２１ ・−・− 第１図
図、第２図は回路動作説明用の各部の波形図、第３図は
従来例のビデオＡＧＣ回路のブロック図である。 １ 、 ２０−−−一映像増幅器、２−Ａ ／ Ｄ変換
ＲＬ３、 ４ − Ｄ−ＦＦ、 ５ ジタルコンパレータ、８ アップダウンカウンタ、 器、ｌ ｌ−Ｐ Ｌ Ｌ回路、１ １３ ・−入力端子、１４ ＡＧＣ検波回路。 減算回路、７− デ 基準信号レベル、９ １０−−− Ｄ ／ Ａ変換 ２− 同期分離回路、 出力端子、２１ ・−・− 第１図
Claims (2)
- （１）映像信号を増幅する映像増幅器と、同映像増幅器
の出力を分岐させて一方をＡＧＣ出力端子に供給する出
力回路と、前記分岐よりの映像信号から同期信号をサン
プリングしてデジタル信号に変換するＡ／Ｄ変換器と、
前記Ａ／Ｄ変換器でデジタル信号に変換された同期信号
の全振幅を検出する検出手段と、前記同期信号の全振幅
を検出する手段より検出された信号を比較信号として基
準レベルと比較する比較手段とを設け、前記基準レベル
より前記比較信号レベルが小さいとき、あるいは前記基
準レベルより前記比較信号レベルが大きいときには前記
比較手段より信号を出力してアップダウンカウンタ回路
に入力して、同アップダウンカウンタ回路でカウントア
ップあるいはカウントダウンするようにして出力してＤ
／Ａ変換器に入力して、同Ｄ／Ａ変換器でアナログ信号
に変換して前記映像増幅器のゲイン制御端子に入力して
同映像増幅器のゲインを制御し、基準レベルと比較信号
レベルが等しいときには前記アップダウンカウンタ回路
のカウントイネーブル端子に信号が入力されるようにし
て同アップダウンカウンタ回路の出力をホールドせしめ
て、前記映像増幅器のゲイン制御端子の入力信号が変化
しないようにして同映像増幅器のゲインを制御すること
を特徴とするＡＧＣ回路。 - （２）前記映像信号より同期信号を分離する同期分離回
路と、同同期信号と位相を合致させたクロックパルス信
号を発生させるＰＬＬ回路と、前記同期信号の全振幅を
検出する検出手段として第１及び第２のフリップフロッ
プ回路と、減算回路とを設けて、前記ＰＬＬ回路よりの
第１クロックパルス信号により前記Ａ／Ｄ変換器で同期
信号をサンプリングしてデジタル信号に変換せしめ、同
デジタル信号を前記第１及び第２のフリップフロップ回
路のデータ入力端子に入力し、同第１フリップフロップ
回路のクロック入力端子に前記ＰＬＬ回路からの第２の
クロックパルス信号を加えて前記同期信号レベルの最大
値データを検出し、第２フリップフロップ回路のクロッ
ク入力端子には前記ＰＬＬ回路からの第３のクロックパ
ルス信号を加えて前記同期信号レベルの最小値データを
検出して、前記両検出データを前記減算回路に加えて減
算することにより前記同期信号の全振幅を検出し、さら
に前記ＰＬＬ回路から第４のクロックパルス信号を前記
アップダウンカウンタ回路に入力して同アップダウンカ
ウンタ回路をカウント動作せしめることを特徴とする請
求項（１）記載のＡＧＣ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4153390A JPH03243077A (ja) | 1990-02-21 | 1990-02-21 | Ａｇｃ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4153390A JPH03243077A (ja) | 1990-02-21 | 1990-02-21 | Ａｇｃ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03243077A true JPH03243077A (ja) | 1991-10-30 |
Family
ID=12611053
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4153390A Pending JPH03243077A (ja) | 1990-02-21 | 1990-02-21 | Ａｇｃ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03243077A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2000065721A1 (de) * | 1999-04-22 | 2000-11-02 | Siemens Aktiengesellschaft | Verfahren und schaltungsanordnung zum regeln des einem analog/digital-wandler zugeführten signalpegels |
| US6369739B1 (en) | 1999-04-30 | 2002-04-09 | Mitsubishi Denki Kabushiki Kaisha | Automatic gain control circuit |
-
1990
- 1990-02-21 JP JP4153390A patent/JPH03243077A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2000065721A1 (de) * | 1999-04-22 | 2000-11-02 | Siemens Aktiengesellschaft | Verfahren und schaltungsanordnung zum regeln des einem analog/digital-wandler zugeführten signalpegels |
| US6369739B1 (en) | 1999-04-30 | 2002-04-09 | Mitsubishi Denki Kabushiki Kaisha | Automatic gain control circuit |
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