JP2002057915A - Ａｇｃ回路およびその制御方法、ならびにデジタル映像信号出力装置 - Google Patents

Abstract

(57)【要約】 【課題】 ペデスタルレベルだけ、あるいは同期信号振
幅そのものを検出して同期信号振幅の制御を行うと、信
号振幅の変化によって、同期信号振幅が一定であるにも
かかわらずゲインが変動したり、ＡＧＣが誤動作する。 【解決手段】 シンクチップレベルおよびペデスタルレ
ベルの各平均レベルを求め、ペデスタルレベルの平均レ
ベルからシンクチップレベルの平均レベルを減算して平
均同期信号振幅を求めるとともに、ＡＧＣで目標とする
同期信号振幅に対する平均同期信号振幅の誤差を求め、
この誤差に基づいてＰＧＡ回路１４のゲイン制御を行う
ＰＧＡコントロール回路１８において、シンクチップレ
ベル演算回路３１でシンクチップレベルが異常と判定し
たときに、シンクレベルＯＫ信号をＬｏレベル（ＮＧ）
とし、ＡＮＤゲート３６を遮断状態とすることで、ＡＧ
Ｃ動作を停止する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、ＡＧＣ(Automatic
Gain Control；自動利得制御)回路およびその制御方
法、ならびにデジタル映像信号出力装置に関する。

【０００２】

【従来の技術】同期信号を含むアナログ映像信号をＡ／
Ｄコンバータを用いてデジタル映像信号に変換して出力
するデジタル映像信号出力装置では、映像信号中の同期
信号振幅を一定にするために、ＡＧＣ回路が用いられ
る。ここで、同期信号振幅とは、図７に示す１Ｈ（Ｈは
水平走査期間）分の映像信号波形において、同期信号Ｈ
ｓｙｎｃの振幅を言う。

【０００３】デジタル映像信号出力装置におけるＡＧＣ
回路としては、従来、映像信号中のペデスタルレベルだ
けを検出し、これを基に同期信号振幅が一定になるよう
に制御する回路構成のものや、同期信号振幅そのものを
検出し、これを基にその振幅が一定になるように制御す
る回路構成のものなどが知られている。ここで、ペデス
タルレベルとは、図７に示す映像信号波形において、帰
線期間のレベル（帰線消去レベル）のことを言う。

【０００４】

【発明が解決しようとする課題】しかしながら、ペデス
タルレベルだけを検出する前者のＡＧＣ回路では、図８
（Ａ）あるいは同図（Ｂ）に示すように、信号振幅の変
化（例えば、白信号から黒信号に変化）によって、Ａ／
Ｄコンバータのリファレンスボトム電圧から見たペデス
タルレベルの電圧が変わってしまうため、同期信号振幅
は一定であるにもかかわらず、ゲインが変動しまう、と
いう課題があった。

【０００５】また、同期信号振幅そのものを検出する後
者のＡＧＣ回路でも、図８（Ｃ）に示すように、信号振
幅の変化（例えば、白信号から黒信号に変化）によっ
て、Ａ／Ｄコンバータのリファレンスボトム電圧から見
た同期信号振幅の電圧が変わってしまうため、ゲイン制
御が誤動作する、という課題があった。

【０００６】

【課題を解決するための手段】上記課題を解決するため
に、本発明では、入力される映像信号の同期信号振幅を
検出し、この検出した同期信号振幅と制御目標値との差
分に基づいて可変ゲインアンプのゲイン制御を行うＡＧ
Ｃ回路あるいはこれを用いたデジタル映像信号出力装置
において、映像信号のシンクチップレベルが正常か異常
かを判定し、異常と判定したときにはそのゲイン制御を
停止するようにする。

【０００７】具体的には、映像信号が例えば黒信号から
白信号に変化した場合において、シンクチップ部分がＡ
／Ｄコンバータのリファレンス電圧よりも下がったと
き、映像信号のシンクチップレベルが異常と判定してＡ
ＧＣ動作を停止する。これにより、同期信号振幅が一定
である限り、ゲイン制御が行われることはない。

【０００８】

【発明の実施の形態】以下、本発明の実施の形態につい
て図面を参照して詳細に説明する。

【０００９】図１は、本発明に係るデジタル映像信号出
力装置の構成の一例を示すブロック図である。このデジ
タル映像信号出力装置は、デジタルＴＶ受像機やデジタ
ルＶＴＲなどのデジタル画像処理装置の入力段として用
いられる。なお、ここでは、一例として、マスタークロ
ックの周波数が１３．５ＭＨｚのシステムを想定してい
る。

【００１０】図１において、同期信号を含むアナログ映
像信号（例えば、コンポジット映像信号）が入力端子１
１を介してＬＰＦ（ローパスフィルタ）１２に入力され
る。ＬＰＦ１２は、アナログ映像信号に対してサンプリ
ング周波数以下の信号だけを通過させる処理を行う。こ
のＬＰＦ１２を通過したアナログ映像信号はシンクチッ
プクランプ回路１３に供給される。シンクチップクラン
プ回路１３は、アナログ映像信号のシンクチップレベル
を一定電圧にクランプする。ここで、シンクチップレベ
ルとは、図７に示す映像信号波形において、同期信号Ｈ
ｓｙｎｃの先端電圧を言う。

【００１１】シンクチップレベルが一定電圧にクランプ
されたアナログ映像信号は、可変ゲインアンプであるＰ
ＧＡ（プログラマブル・ゲイン・アンプ）回路１４に供
給される。ＰＧＡ回路１４はアナログ映像信号の同期信
号振幅（図７を参照）が一定のレベルになるように、外
部から与えられるコントロール値に応じてアナログ映像
信号を増幅する離散ゲインアンプである。ここでは、
０．１２５ステップで、−８．００から＋７．７５ｄＢ
まで１２８段階で変化する離散ゲインアンプを想定して
いる。

【００１２】ＰＧＡ回路１４を経たアナログ映像信号
は、Ａ／Ｄコンバータ１５に供給される。Ａ／Ｄコンバ
ータ１５は、同期信号を含むアナログ映像信号をデジタ
ル映像信号に変換する。Ａ／Ｄコンバータ１５から出力
されるデジタル映像信号は、ＬＰＦ１６で色変調信号Ｃ
が除去された後、同期分離回路１７およびＰＧＡコント
ロール回路１８に供給される。同期分離回路１７および
ＰＧＡコントロール回路１８については、後で詳細に説
明する。

【００１３】Ａ／Ｄコンバータ１５から出力されるデジ
タル映像信号はさらに、Ｙ／Ｃ分離回路１９に供給され
る。Ｙ／Ｃ分離回路１９は、コンポジット映像信号から
輝度信号Ｙと色変調信号Ｃとを分離する。このＹ／Ｃ分
離回路１９で分離された輝度信号Ｙは輝度信号処理回路
２０に、色変調信号Ｃは色復調回路２１にそれぞれ供給
される。輝度信号処理回路２０は、輝度信号Ｙに対して
コントラスト、ブライト、画質調整などの信号処理を行
う。色復調回路２１は、色変調信号Ｃから２つの色差信
号Ｃｂ，Ｃｒを取り出すとともに、色飽和度、色相の調
整を行う。

【００１４】輝度信号処理回路２０から出力される輝度
信号Ｙおよび色復調回路２１から出力される色差信号Ｃ
ｂ，Ｃｒは、同期分離回路１７で分離された同期信号と
共にフォーマットブロック２２に供給される。フォーマ
ットブロック２２は、デジタル映像信号を各種のフォー
マットに加工して出力する。このフォーマットブロック
２２からは、水平同期信号ＨＳ、垂直同期信号ＶＳ、輝
度信号Ｙおよび色差信号Ｃｂ，Ｃｒが出力される。

【００１５】図２は、ＰＧＡコントロール回路１８の具
体的な構成の一例を示すブロック図であり、図中、図１
と同等部分には同一符号を付して示している。

【００１６】図２において、同期分離（＆タイミング作
成）回路１７は、コンポジット映像信号中から水平同期
信号ＨＳおよび垂直同期信号ＶＳを分離して出力すると
ともに、これら同期信号をもとにシンクチップタイミン
グ信号ａ，ペデスタルタイミング信号ｂおよびゲイン演
算タイミング信号ｃなどを生成して出力する。同期分離
回路１７はさらに、分離した垂直同期信号ＶＳをもとに
同期信号検出を行い、その検出時に“Ｈｉ”レベルとな
る同期信号検出信号を出力する。

【００１７】デジタル映像信号に対するシンクチップタ
イミング信号ａ，ペデスタルタイミング信号ｂおよびゲ
イン演算タイミング信号ｃのタイミング関係を図３のタ
イミングチャートに示す。

【００１８】このタイミングチャートから明らかなよう
に、シンクチップタイミング信号ａはデジタル映像信号
の同期信号区間で発生するマスタークロックの例えば８
クロック幅のパルスである。ペデスタルタイミング信号
ｂは、デジタル映像信号のペデスタルレベル区間で発生
するマスタークロックの例えば８クロック幅のパルスで
ある。ゲイン演算タイミング信号ｃは、デジタル映像信
号のペデスタルレベル区間内において、ペデスタルタイ
ミング信号ｂの後に発生するマスタークロックの例えば
１クロック幅のパルスである。

【００１９】次に、ＰＧＡコントロール回路１８の具体
的な構成について説明する。先ず、ＬＰＦ１６で色変調
信号Ｃが除去されたデジタル映像信号は、ＰＧＡコント
ロール回路１８内のシンクチップレベル演算回路３１お
よびペデスタルレベル演算回路３２に供給される。

【００２０】シンクチップレベル演算回路３１は、同期
分離回路１７から与えられるシンクチップタイミング信
号ａに応答してｎクロックのシンクチップレベルの平均
レベルを演算する。シンクチップレベル演算回路３１は
さらに、平均シンクチップレベルが正常なときにＨｉレ
ベルとなるシンクレベルＯＫ信号を出力する。ペデスタ
ルレベル演算回路３２は、同期分離回路１７から与えら
れるペデスタルタイミング信号ｂに応答してペデスタル
レベルの平均レベルを演算する。

【００２１】シンクチップレベル演算回路３１およびペ
デスタルレベル演算回路３２としては、同様の回路構成
の平均レベル演算回路が用いられる。図４に、シンクチ
ップレベル演算回路３１およびペデスタルレベル演算回
路３２として用いられる平均レベル演算回路の具体的な
回路構成の一例を示す。

【００２２】本例に係る平均レベル演算回路５０は、加
算器５１、Ｄ型フリップフロップ５２およびビットシフ
ト回路５３からなる構成を基本とし、加算器５１とＤ型
フリップフロップ５２との間に２入力ＡＮＤゲート５４
を有している。ここでは、８クロック幅で演算し、ビッ
トシフトが３ビットで行えるようにしている。

【００２３】加算器５１には、その一方の加算入力とし
て入力データ（デジタル映像信号）が、その他方の加算
入力としてＤ型フリップフロップ５２の出力が与えられ
る。この加算器５１およびＤ型フリップフロップ５２に
より、入力データを積分する積分器が構成されている。
この積分器の出力がビットシフト回路５３でビットシフ
トされて平均レベルとなる。この積分出力および平均レ
ベルの各波形を図５のタイミングチャートに示す。

【００２４】ＡＮＤゲート５４は、加算器５１の加算出
力をその一方の入力とし、外部から与えられるイネーブ
ル信号ｅｎａｂｌｅをその他方の入力としている。イネ
ーブル信号ｅｎａｂｌｅは、図５のタイミングチャート
に示すように、マスタークロックＭＣＫの８クロック分
の幅を持つパルス信号である。また、Ｄ型フリップフロ
ップ５２には、外部からクリア信号ｃｌｅａｒが与えら
れる。このクリア信号ｃｌｅａｒは、図５のタイミング
チャートに示すように、イネーブル信号ｅｎａｂｌｅが
Ｈｉレベルになる直前にＬｏレベルとなるパルス信号で
ある。

【００２５】なお、シンクチップレベル演算回路３１に
おいては、シンクチップレベルをｎクロック（本例で
は、ｎ＝８）演算して求めた平均レベルが１を超えると
きは、シンクチップクランプ回路１３で一定電圧にクラ
ンプされたシンクチップレベルが正常であるとして先述
したＨｉレベルのシンクレベルＯＫ信号を出力し、当該
平均レベルが１以下（但し、値は任意とする）のとき
は、シンクチップレベルが異常であるとしてシンクレベ
ルＯＫ信号をＬｏレベル（即ち、ＮＧ）とする。

【００２６】シンクチップレベル演算回路３１の演算結
果は減算器３３にその減算入力として与えられ、ペデス
タルレベル演算回路３２の演算結果は減算器３３にその
被減算入力として与えられる。減算器３３は、ペデスタ
ルの平均レベルからシンクチップの平均レベルを減算す
ることで、同期信号振幅の平均値（以下、これを平均同
期信号振幅と称す）を求める。ここで、ペデスタルの平
均レベル＞シンクチップの平均レベルであるので、平均
同期信号振幅は必ず正の値をとる。

【００２７】減算器３３で求められた平均同期信号振幅
は、減算器３４にその被減算入力として与えられる。減
算器３４は、ターゲットとする同期信号振幅をその減算
入力とし、平均同期信号振幅との差分を求める。その差
分は、ビットシフト回路３５に与えられる。このビット
シフト回路３５は、本ＰＧＡコントロール回路１８の時
定数を決定するためのものである。

【００２８】ビットシフト回路３５を経た上記差分は、
３入力ＡＮＤゲート３６にその第１の入力として与えら
れる。ＡＮＤゲート３６には、その第２の入力として、
シンクチップレベル演算回路３１から出力されるシンク
レベルＯＫ信号が与えられ、その第３の入力として、同
期分離回路１７から出力されるゲイン演算タイミング信
号ｃが与えられる。

【００２９】これにより、ＡＮＤゲート３６は、平均シ
ンクチップレベルが正常なときに、１ラインに１回ター
ゲットとする同期信号振幅に対する平均同期信号振幅の
差分を出力し、平均シンクチップレベルが異常なときは
当該差分を出力しない。その結果、平均シンクチップレ
ベルが異常なときは、ＰＧＡ回路１４に対するゲイン制
御は行われないことになる。

【００３０】ＡＮＤゲート３６の出力は、選択スイッチ
３７にその一方の入力として与えられる。選択スイッチ
３７は、同期分離回路１７から供給される同期信号検出
信号に基づいて選択動作を行い、同期信号検出信号がＨ
ｉレベルのときＡＮＤゲート３６の出力を選択する。選
択スイッチ３７の選択出力は、積分器３８に供給され
る。

【００３１】積分器３８は、減算器３９およびＤ型フリ
ップフロップ４０からなる構成を基本とし、選択スイッ
チ３７で選択された信号を積分する。積分器２８はさら
に、減算器３９とＤ型フリップフロップ４０との間に２
入力ＡＮＤゲート４１を有している。ＡＮＤゲート４１
は、減算器３８の減算出力をその一方の入力とし、外部
から与えられる入力切替検出信号をその他方の入力とし
ている。

【００３２】この入力切替検出信号は、入力端子１１へ
の入力信号が切り替わったことを検出し、その検出時に
一時的にＬｏレベルとなるパルス信号である。なお、図
１のシステムでは、入力端子１１にはコンポジット映像
信号が入力される場合を想定しているが、コンポジット
映像信号の他に、Ｓ（セパレート）映像信号やビデオ信
号などが選択的に入力されるシステム構成の場合に、そ
の入力信号の切替時に上記入力切替検出信号がシステム
コントローラ（図示せず）から与えられる。

【００３３】積分器３８の積分出力は、ＰＧＡコントロ
ール信号（離散ゲインアンプコントロール値）としてＰ
ＧＡ回路１４に供給され、さらに減算器３９に対してそ
の被減算入力として与えられるとともに、スローリセッ
ト回路４２に供給される。スローリセット回路４２は、
積分器３８の積分出力の正負を判定し、その判定結果に
応じて“１”または“−１”の値を選択する。

【００３４】図６にスローリセット回路４２の具体的な
構成の一例を示す。図６において、選択スイッチ６１
は、積分器３８の積分出力、即ちＰＧＡコントロール信
号のＭＳＢ（最上位ビット）であるシグナルビットの値
が、積分出力の極性が正であることを表す“１”である
場合には“−１”の値を、負であることを表す“０”で
ある場合には“−１”をそれぞれ選択する。この選択さ
れた値は、２入力ＡＮＤゲート６２にその一方の入力と
して与えられる。

【００３５】また、例えば１２ビットのカウンタ６３
は、同期分離回路１７から出力される先述した同期信号
検出信号に応答して、マスタークロックＭＣＫに同期し
てカウント動作を行う。このカウンタ６３のカウント値
は、例えば１／４０９５の分周器６４で分周される。こ
れにより、１／４０９５分周器６４からは、カウンタ６
３がマスタークロックＭＣＫを４０９５個カウントする
ごとに１個の割合でパルスが出力される。このパルス
は、ＡＮＤゲート６２にその他方の入力として与えられ
る。

【００３６】すなわち、スローリセット回路４２は、積
分器３８の積分出力の極性に応じて選択した“１”また
は“−１”の値を即座に出力してリセットするのではな
く、充分な時間をかけて初期値に復帰する構成を採って
いる。ここで、充分な時間とは、映像信号の２フレーム
期間以上の時間を言う。本例では、１３．５ＭＨｚのマ
スタークロックＭＣＫを４０９５個カウントする（これ
は、４フレーム期間に相当する）ごとにリセットする構
成を採っている。

【００３７】次に、上記構成の本実施形態に係るＰＧＡ
コントロール回路１８の回路動作について説明する。

【００３８】このＰＧＡコントロール回路１８の基本動
作としては、同期分離（＆タイミング作成）回路１７に
おいて同期信号をもとに作成されたシンクチップタイミ
ング信号ａとペデスタルタイミング信号ｂから、シンク
チップレベル演算回路３１およびペデスタルレベル演算
回路３２においてそれぞれ、タイミング区間だけ積算し
てシンクチップレベルおよびペデスタルレベルの各平均
レベルを求める。

【００３９】そして、減算器３３において、ペデスタル
レベルの平均レベルからシンクチップレベルの平均レベ
ルを減算して平均同期信号振幅を求め、次いで減算器３
４において、離散ゲインアンプコントロール（ＡＧＣ）
で目標とする同期信号振幅に対する平均同期信号振幅の
誤差（差分）を求め、この誤差を積分器３８で積分する
ことにより、ＰＧＡコントロール信号（離散ゲインアン
プコントロール値）を決める。

【００４０】ここで、映像信号が例えば黒信号から白信
号に変化したとき、Ａ／Ｄコンバータ１５に入力される
アナログ映像信号は、シンクチップクランプ回路１３で
クランプされたレベルが一定ならば、映像信号のシンク
チップ部分が、図８（Ｂ），（Ｃ）に示すように、Ａ／
Ｄコンバータ１５のリファレンスボトム電圧よりも下が
るため、本来の同期信号振幅と変わってしまう。

【００４１】この場合、本実施形態に係るＰＧＡコント
ロール回路１８では、シンクチップレベル演算回路３１
において、シンクチップレベルをｎクロック（本例で
は、ｎ＝８）演算してその平均レベルを求め、この平均
レベルが１以下（但し、値は任意とする）であるときは
シンクチップレベルが異常であると判定し、シンクレベ
ルＯＫ信号をＬｏレベルとすることで、そのラインにつ
いてはＡＧＣ動作を停止するようにしている。

【００４２】これにより、同期信号振幅が一定であるに
もかかわらずゲインが変動する、というような不具合が
発生することはない。換言すれば、極端な信号振幅の変
化に対しても、同期信号振幅が一定である限り、ゲイン
制御が行われることはない。したがって、信号レベルが
極端に変化するテレビジョン信号やＶＴＲなどでも安定
した高品位の映像を得ることができる。

【００４３】また、急激な信号変化、例えば標準信号源
から出力された信号を、レベル調整により２００％から
５０％へ変化させる場合などに対しては、同期分離回路
１７で同期分離できないことによって離散ゲインアンプ
コントロールが不能の状態に陥る場合があるが、これに
対しては次のように対処する。

【００４４】すなわち、同期分離ができないことで、装
置としては無信号状態（同期信号が無い状態）になるた
め、そのときに同期分離回路１７から出力されるＬｏレ
ベルの同期信号検出信号に基づいて、選択スイッチ３７
によってスローリセット回路４２の出力値を選択するよ
うにし、離散ゲインアンプコントロール値を初期値に復
帰（リセット）させることにより、急激な信号変化に対
して対処するようにしている。

【００４５】したがって、極端な信号変化に対してもＡ
ＧＣ回路が制御不能となることがないので、無信号時の
取り扱いが容易になる。その結果、設計者にとっては、
シンクチップ回路が安定してから、ＰＧＡ回路１４のゲ
イン制御が始まるので、回路の設計がし易くなる。

【００４６】ただし、本当の同期信号抜けに対しては、
同期信号が抜けるごとに離散ゲインアンプコントロール
値をリセットしていると、著しくゲインが変化し、画像
品位を損なうことになる。これに対応して、本実施形態
に係るＰＧＡコントロール回路１８では、スローリセッ
ト回路４２において、充分な時間をかけて、即ち少なく
とも２フレーム期間の時間ごとに周期的に離散ゲインア
ンプコントロール値を初期値に持っていく構成を採るこ
とで対処している。

【００４７】本実施形態では、一例として、マスターク
ロックＭＣＫの周波数が１３．５ＭＨｚのシステムを想
定しており、またスローリセット回路４２において、マ
スタークロックＭＣＫを４０９５個カウントする周期ご
とに離散ゲインアンプコントロール値を初期値に持って
いく構成を採っていることから、４フレーム期間でゲイ
ンが１ステップ変化することになる。これにより、同期
信号が２〜３個連続して抜けた場合であっても、ゲイン
が変化することはなく、画像品位を保つことができる。

【００４８】また、コンポジット映像信号の他に、Ｓ
（セパレート）映像信号やビデオ信号などの複数の映像
信号を各々入力とする複数の入力端子を具備し、そのう
ちの１つの入力端子を介して入力される信号を選択して
入力アナログ映像信号とするシステム構成を採る場合に
は、その信号の切替時に入力されるＬｏレベルの入力切
替検出信号によって積分器３８のＡＮＤゲート４１を遮
断状態とし、ＡＮＤゲート４１の出力をオール“０”と
することにより、離散ゲインアンプコントロール値を初
期値に戻す構成を採っているため、入力端子ごとに同期
信号振幅が異なる入力信号に対して、確実に動作するＡ
ＧＣ回路を実現できる。

【００４９】なお、本システム構成、即ち複数の入力端
子のうちの１つの端子の信号を選択して入力するシステ
ム構成を採らない場合には、積分器３８において、ＡＮ
Ｄゲート４１を省略することができる。

【００５０】

【発明の効果】以上説明したように、本発明によれば、
入力される映像信号の同期信号振幅を検出し、この検出
した同期信号振幅と制御目標値との差分に基づいて可変
ゲインアンプのゲイン制御を行うＡＧＣ回路あるいはこ
れを用いたデジタル映像信号出力装置において、映像信
号のシンクチップレベルが異常のときはゲイン制御を停
止することにより、極端な信号振幅の変化に対しても、
同期信号振幅が一定である限りゲイン制御が行われるこ
とはないので、信号レベルが極端に変化するテレビジョ
ン信号やＶＴＲなどでも安定した高品位の映像を得るこ
とができる。

【図面の簡単な説明】

【図１】本発明に係るデジタル映像信号出力装置の構成
例を示すブロック図である。

【図２】ＰＧＡコントロール回路の具体的な構成の一例
を示すブロック図である。

【図３】デジタル映像信号に対するシンクチップタイミ
ング信号ａ，ペデスタルタイミング信号ｂおよびゲイン
演算タイミング信号ｃのタイミング関係を示すタイミン
グチャートである。

【図４】シンクチップレベル演算回路およびペデスタル
レベル演算回路として用いられる平均レベル演算回路の
構成の一例を示すブロック図である。

【図５】平均レベル演算回路の動作説明のためのタイミ
ングチャートである。

【図６】スローリセット回路の具体的な構成の一例を示
すブロック図である。

【図７】１Ｈ期間の映像信号の波形図である。

【図８】従来技術の課題を説明する図である。

【符号の説明】

１１…入力端子、１４…ＰＧＡ（プログラマブル・ゲイ
ン・アンプ）、１７…同期分離（＆タイミング作成）回
路、１８…ＰＧＡコントロール回路、１９…Ｙ／Ｃ分離
回路、３１…シンクチップレベル演算回路、３２…ペデ
スタルレベル演算回路、３８…積分器、４２…スローリ
セット回路

Claims (12)

【特許請求の範囲】
1. 【請求項１】 入力される映像信号を増幅する可変ゲイ
   ンアンプと、 前記映像信号の同期信号振幅を検出し、この検出した同
   期信号振幅と制御目標値との差分に基づいて前記可変ゲ
   インアンプのゲインを制御する制御手段と、 前記映像信号のシンクチップレベルが正常か異常かを判
   定し、異常と判定したとき前記制御手段によるゲイン制
   御を停止するレベル判定手段とを備えることを特徴とす
   るＡＧＣ回路。
2. 【請求項２】 前記映像信号に同期信号が含まれている
   ことを検出する同期検出手段と、 前記同期検出手段によって同期信号が検出されないと
   き、前記制御手段によるゲイン制御値を初期値に復帰さ
   せるリセット手段とを有することを特徴とする請求項１
   記載のＡＧＣ回路。
3. 【請求項３】 前記リセット手段は、前記映像信号の２
   フレーム期間以上の時間ごとに周期的に前記制御手段に
   よるゲイン制御値を初期値に復帰させることを特徴とす
   る請求項２記載のＡＧＣ回路。
4. 【請求項４】 前記映像信号の入力の切り替え時に、前
   記制御手段によるゲイン制御値を初期値に復帰させる手
   段を有することを特徴とする請求項１記載のＡＧＣ回
   路。
5. 【請求項５】 入力される映像信号の同期信号振幅を検
   出し、この検出した同期信号振幅と制御目標値との差分
   に基づいて、前記映像信号を増幅する可変ゲインアンプ
   のゲイン制御を行うＡＧＣ回路の制御方法であって、 前記映像信号のシンクチップレベルが正常か異常かを判
   定し、異常と判定したとき前記ゲイン制御を停止するを
   備えることを特徴とするＡＧＣ回路の制御方法。
6. 【請求項６】 前記映像信号に同期信号が含まれていか
   否かを検出し、 同期信号を検出できないとき、前記ゲイン制御での制御
   値を初期値に復帰させることを特徴とする請求項５記載
   のＡＧＣ回路の制御方法。
7. 【請求項７】 前記制御値の初期値への復帰を、前記映
   像信号の２フレーム期間以上の時間ごとに周期的に行う
   ことを特徴とする請求項６記載のＡＧＣ回路の制御方
   法。
8. 【請求項８】 前記映像信号の入力の切り替え時に、前
   記ゲイン制御での制御値を初期値に復帰させることを特
   徴とする請求項５記載のＡＧＣ回路の制御方法。
9. 【請求項９】 アナログ映像信号を増幅する可変ゲイン
   アンプと、 前記可変ゲインアンプを経たアナログ映像信号をデジタ
   ル映像信号に変換するＡ／Ｄコンバータと、 前記Ａ／Ｄコンバータから出力されるデジタル映像信号
   の同期信号振幅を検出し、この検出した同期信号振幅と
   制御目標値との差分に基づいて前記可変ゲインアンプの
   ゲインを制御する制御手段と、 前記デジタル映像信号のシンクチップレベルが正常か異
   常かを判定し、異常と判定したとき前記制御手段による
   ゲイン制御を停止するレベル判定手段とを備えることを
   特徴とするデジタル映像信号出力装置。
10. 【請求項１０】 前記デジタル映像信号に同期信号が含
    まれていることを検出する同期検出手段と、 前記同期検出手段によって同期信号が検出されないと
    き、前記制御手段によるゲイン制御値を初期値に復帰さ
    せるリセット手段とを有することを特徴とする請求項９
    記載のデジタル映像信号出力装置。
11. 【請求項１１】 前記リセット手段は、前記デジタル映
    像信号の２フレーム期間以上の時間ごとに周期的に前記
    制御手段によるゲイン制御値を初期値に復帰させること
    を特徴とする請求項１０記載のデジタル映像信号出力装
    置。
12. 【請求項１２】 複数の入力端子を具備し、前記複数の
    入力端子に与えられるアナログ映像信号の１つを選択し
    て入力するデジタル映像信号出力装置において、 前記複数の入力端子からの入力信号の切り替え時に、前
    記制御手段によるゲイン制御値を初期値に復帰させる手
    段を有することを特徴とする請求項９記載のデジタル映
    像信号出力装置。