JPH0813111B2 - 自動利得制御回路 - Google Patents
自動利得制御回路Info
- Publication number
- JPH0813111B2 JPH0813111B2 JP2285278A JP28527890A JPH0813111B2 JP H0813111 B2 JPH0813111 B2 JP H0813111B2 JP 2285278 A JP2285278 A JP 2285278A JP 28527890 A JP28527890 A JP 28527890A JP H0813111 B2 JPH0813111 B2 JP H0813111B2
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- signal
- gain control
- output
- control circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
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- Television Receiver Circuits (AREA)
- Television Systems (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、入力された映像信号のレベルを一定にして
出力する自動利得制御回路に関し、特にMUSEデコーダ及
びMUSE/NTSCコンバータ等で、受信したMUSEの映像信号
の利得を制御して映像信号処理回路に入力している自動
利得制御回路に関する。
出力する自動利得制御回路に関し、特にMUSEデコーダ及
びMUSE/NTSCコンバータ等で、受信したMUSEの映像信号
の利得を制御して映像信号処理回路に入力している自動
利得制御回路に関する。
従来のMUSEデコーダ及びMUSE/NTSCコンバータ等に使
用される自動利得制御回路は、第４図に示す構成の回路
が使用されており、受信したMUSEの映像信号を入力端子
１を介してローパスフィルタ２に加え、ローパスフィル
タ２で信号をA/D変換する時に折り返しノイズが発生し
ないように通過帯域制限をして利得制御回路３に入力
し、同利得制御回路３で映像信号入力の利得を制御し出
力してクランプ回路４に入力し、同クランプ回路４で直
流分再生を行い直流分の含まれた正規の映像信号となる
ようにしてA/D変換器５に入力し、同A/D変換器５で８ビ
ットのディジタル信号に変換して出力端子11から出力し
てMUSE信号の映像信号処理回路及び同期信号検出回路等
に入力するようにしていた。
用される自動利得制御回路は、第４図に示す構成の回路
が使用されており、受信したMUSEの映像信号を入力端子
１を介してローパスフィルタ２に加え、ローパスフィル
タ２で信号をA/D変換する時に折り返しノイズが発生し
ないように通過帯域制限をして利得制御回路３に入力
し、同利得制御回路３で映像信号入力の利得を制御し出
力してクランプ回路４に入力し、同クランプ回路４で直
流分再生を行い直流分の含まれた正規の映像信号となる
ようにしてA/D変換器５に入力し、同A/D変換器５で８ビ
ットのディジタル信号に変換して出力端子11から出力し
てMUSE信号の映像信号処理回路及び同期信号検出回路等
に入力するようにしていた。
また、前記A/D変換器５の出力に帰還回路を設けて８
ビットのディジタル信号をD/A変換器10に入力し、同D/A
変換器10でアナログ信号に変換して出力し、同出力を前
記利得制御回路３に入力して、同利得制御回路３で自動
的に所定の利得となるよう制御するようにしていた。
ビットのディジタル信号をD/A変換器10に入力し、同D/A
変換器10でアナログ信号に変換して出力し、同出力を前
記利得制御回路３に入力して、同利得制御回路３で自動
的に所定の利得となるよう制御するようにしていた。
本発明は、前記帰還回路に使用されているD/A変換器1
0の代わりに、レベル検出回路と積分器を使用して帰還
をかけることにより、帰還回路を簡素化し、例えば回路
をIC化する場合にIC化のしやすい回路を提供することを
目的とする。
0の代わりに、レベル検出回路と積分器を使用して帰還
をかけることにより、帰還回路を簡素化し、例えば回路
をIC化する場合にIC化のしやすい回路を提供することを
目的とする。
第１図に示すように、映像信号入力の利得を制御して
出力する利得制御回路３と、同出力の直流分再生を行う
クランプ回路４と、同クランプ回路４の出力をディジタ
ル信号に変換して出力するA/D変換器５とからなる映像
信号の処理回路において、前記A/D変換器５の出力回路
にレベル検出回路６と積分器７とからなる帰還回路を設
けて、前記A/D変換器５の出力レベルをレベル検出回路
６で検出し、同検出信号を積分器７で積分して直流電圧
に変換して利得制御回路３に入力し、同利得制御回路３
で自動的に所定の利得となるよう制御するようにしたも
のである。
出力する利得制御回路３と、同出力の直流分再生を行う
クランプ回路４と、同クランプ回路４の出力をディジタ
ル信号に変換して出力するA/D変換器５とからなる映像
信号の処理回路において、前記A/D変換器５の出力回路
にレベル検出回路６と積分器７とからなる帰還回路を設
けて、前記A/D変換器５の出力レベルをレベル検出回路
６で検出し、同検出信号を積分器７で積分して直流電圧
に変換して利得制御回路３に入力し、同利得制御回路３
で自動的に所定の利得となるよう制御するようにしたも
のである。
本発明は上記した構成により、映像信号入力の利得を
自動的に所定の利得となるよう制御しており、第１図の
A/D変換器５から出力される８ビットのディジタル信号
を取り出してレベル検出回路６に入力している。
自動的に所定の利得となるよう制御しており、第１図の
A/D変換器５から出力される８ビットのディジタル信号
を取り出してレベル検出回路６に入力している。
第２図は本発明の一実施例を示す自動利得制御回路に
使用する積分器の動作説明用波形図であり、レベル検出
回路６で入力された８ビットのディジタル信号のレベル
を検出して、同入力レベルの過大と過小を識別して、第
２図（ａ）に示すように入力レベルの過大の場合はロウ
レベルの信号を出力し、入力レベルの過小の場合はハイ
レベルになる１ビットの信号を出力して積分器７に入力
している。
使用する積分器の動作説明用波形図であり、レベル検出
回路６で入力された８ビットのディジタル信号のレベル
を検出して、同入力レベルの過大と過小を識別して、第
２図（ａ）に示すように入力レベルの過大の場合はロウ
レベルの信号を出力し、入力レベルの過小の場合はハイ
レベルになる１ビットの信号を出力して積分器７に入力
している。
積分器７にはMUSE信号の同期信号検出回路９から第２
図（ｂ）に示すような垂直同期信号が積分期間信号とし
て加えられており、同積分期間信号がハイレベルの場合
は積分器７に入力された第２図（ａ）に示す波形を積分
し、積分期間信号がロウレベルの場合は前記積分値を保
持するようにしている。
図（ｂ）に示すような垂直同期信号が積分期間信号とし
て加えられており、同積分期間信号がハイレベルの場合
は積分器７に入力された第２図（ａ）に示す波形を積分
し、積分期間信号がロウレベルの場合は前記積分値を保
持するようにしている。
積分器７の出力は第２図（ｃ）に示すように、電源投
入後は積分器７の出力電位が低いため同出力電位を加え
ている利得制御回路３の利得の低く、従ってレベル検出
回路６からの出力は第２図（ａ）に示すようにハイレベ
ルの信号となり、同ハイレベルの信号を積分期間信号に
より積分を繰り返すことにより、積分器７の出力電位は
上昇し、設定電位に到達すると平衡状態となり、設定電
位を超えると前記レベル検出回路６からの出力は第２図
（ａ）に示すようにロウレベルの信号となり、同ロウレ
ベルの信号を積分期間信号により積分することにより積
分器７の出力電位を低下させ、積分器７の出力電位が低
下すると利得制御回路３の利得が低下するためレベル検
出回路６からの出力はハイレベルの信号となり、同ハイ
レベルの信号を積分期間信号により積分することによ
り、積分器７の出力電位を上昇させ利得制御回路３の利
得を上げるため、利得制御回路３の利得を一定の範囲内
で維持することができる。
入後は積分器７の出力電位が低いため同出力電位を加え
ている利得制御回路３の利得の低く、従ってレベル検出
回路６からの出力は第２図（ａ）に示すようにハイレベ
ルの信号となり、同ハイレベルの信号を積分期間信号に
より積分を繰り返すことにより、積分器７の出力電位は
上昇し、設定電位に到達すると平衡状態となり、設定電
位を超えると前記レベル検出回路６からの出力は第２図
（ａ）に示すようにロウレベルの信号となり、同ロウレ
ベルの信号を積分期間信号により積分することにより積
分器７の出力電位を低下させ、積分器７の出力電位が低
下すると利得制御回路３の利得が低下するためレベル検
出回路６からの出力はハイレベルの信号となり、同ハイ
レベルの信号を積分期間信号により積分することによ
り、積分器７の出力電位を上昇させ利得制御回路３の利
得を上げるため、利得制御回路３の利得を一定の範囲内
で維持することができる。
第１図は本発明の一実施例を示す自動利得制御回路の
電気回路ブロック図であり、受信したMUSEの映像信号が
入力端子１を介してローパスフィルタ２に加えられてお
り、ローパスフィルタ２で信号をサンプリングしてディ
ジタル信号化する時に折り返しノイズが発生しないよう
に通過帯域制限をして利得制御回路３に入力しており、
同利得制御回路３で映像信号入力の利得を制御し出力し
てクランプ回路４に入力しており、同クランプ回路４で
直流分再生を行い直流分の含まれた正規の映像信号とな
るようにしてA/D変換器５に入力し、同A/D変換器５で８
ビットのディジタル信号に変換して映像信号処理回路８
及び同期信号検出回路９に入力するようにしている。
電気回路ブロック図であり、受信したMUSEの映像信号が
入力端子１を介してローパスフィルタ２に加えられてお
り、ローパスフィルタ２で信号をサンプリングしてディ
ジタル信号化する時に折り返しノイズが発生しないよう
に通過帯域制限をして利得制御回路３に入力しており、
同利得制御回路３で映像信号入力の利得を制御し出力し
てクランプ回路４に入力しており、同クランプ回路４で
直流分再生を行い直流分の含まれた正規の映像信号とな
るようにしてA/D変換器５に入力し、同A/D変換器５で８
ビットのディジタル信号に変換して映像信号処理回路８
及び同期信号検出回路９に入力するようにしている。
前記A/D変換器５の出力に帰還回路を設けて８ビット
のディジタル信号をレベル検出回路６に入力し、同レベ
ル検出回路６で出力レベルを検出し、出力レベルの大、
あるいは小を示す１ビットの検出信号を積分器７に入力
し、前記同期信号検出回路９から加えられた積分期間信
号により同積分器７で入力された１ビットの検出信号を
積分して直流電圧に変換して前記利得制御回路３に入力
し、同利得制御回路３で自動的に所定の利得となるよう
制御するようにしている。
のディジタル信号をレベル検出回路６に入力し、同レベ
ル検出回路６で出力レベルを検出し、出力レベルの大、
あるいは小を示す１ビットの検出信号を積分器７に入力
し、前記同期信号検出回路９から加えられた積分期間信
号により同積分器７で入力された１ビットの検出信号を
積分して直流電圧に変換して前記利得制御回路３に入力
し、同利得制御回路３で自動的に所定の利得となるよう
制御するようにしている。
レベル検出回路６は色々な回路構成ができるが、一例
として示せば第３図のような回路を使用してレベル検出
を行うようにしても良い。第１図に示すA/D変換器５の
８ビットの出力をＤタイプのフリップフロップ回路（以
下、DFFと略す）20及び21に入力し、DFF20で映像信号の
水平走査信号のライン１の白クリップレベル期間で映像
信号レベルを同DFF20に加えられたラッチパルスでラッ
チするようにして出力し加算器22に加え、同様にしてDF
F21で映像信号の水平走査信号の前記ライン１に続いて
いるライン２の黒クリップレベル期間で映像信号レベル
を同DFF21に加えられたラッチパルスでラッチし、出力
信号を反転させて１を加えて加算器22に入力し、同加算
器22で差信号を検出し、同差信号の上位ビットをAND回
路23、24及びバッファ増幅器25に入力しており、前記差
信号の大きさにより出力されるAND回路23、24及びバッ
ファ増幅器25からの信号をレベル設定器26に入力して同
レベル設定器26を切り換えて出力することにより、レベ
ル検出出力を出力端子27を介して第１図に示す積分器７
に加えるようにしている。
として示せば第３図のような回路を使用してレベル検出
を行うようにしても良い。第１図に示すA/D変換器５の
８ビットの出力をＤタイプのフリップフロップ回路（以
下、DFFと略す）20及び21に入力し、DFF20で映像信号の
水平走査信号のライン１の白クリップレベル期間で映像
信号レベルを同DFF20に加えられたラッチパルスでラッ
チするようにして出力し加算器22に加え、同様にしてDF
F21で映像信号の水平走査信号の前記ライン１に続いて
いるライン２の黒クリップレベル期間で映像信号レベル
を同DFF21に加えられたラッチパルスでラッチし、出力
信号を反転させて１を加えて加算器22に入力し、同加算
器22で差信号を検出し、同差信号の上位ビットをAND回
路23、24及びバッファ増幅器25に入力しており、前記差
信号の大きさにより出力されるAND回路23、24及びバッ
ファ増幅器25からの信号をレベル設定器26に入力して同
レベル設定器26を切り換えて出力することにより、レベ
ル検出出力を出力端子27を介して第１図に示す積分器７
に加えるようにしている。
以上説明したように、本発明によれば映像信号の自動
利得制御回路の帰還回路にレベル検出回路と積分器とを
設けることにより、自動的に所定の利得となるように制
御することができ、従来のD/A変換器を帰還回路に使用
したものより帰還回路を簡素化することができ、例えば
回路をIC化する場合にIC化のしやすい回路を提供するこ
とができる。
利得制御回路の帰還回路にレベル検出回路と積分器とを
設けることにより、自動的に所定の利得となるように制
御することができ、従来のD/A変換器を帰還回路に使用
したものより帰還回路を簡素化することができ、例えば
回路をIC化する場合にIC化のしやすい回路を提供するこ
とができる。
第１図は本発明の一実施例を示す自動利得制御回路の電
気回路ブロック図、第２図は同上の自動利得制御回路に
使用する積分器の動作説明用波形図、第３図は同上の自
動利得制御回路に使用するレベル検出回路の電気回路ブ
ロック図、第４図は従来例を示す自動利得制御回路の電
気回路ブロック図である。 １……入力端子、２……ローパスフィルタ、３……利得
制御回路、４……クランプ回路、５……A/D変換器、６
……レベル検出回路、７……積分器、８……映像信号処
理回路、９……同期信号検出回路、10……D/A変換器、1
1,27……出力端子、20,21……フリップフロップ回路、2
2……加算器、23,24……AND回路、、25……バッファ増
幅器、26……レベル設定器。
気回路ブロック図、第２図は同上の自動利得制御回路に
使用する積分器の動作説明用波形図、第３図は同上の自
動利得制御回路に使用するレベル検出回路の電気回路ブ
ロック図、第４図は従来例を示す自動利得制御回路の電
気回路ブロック図である。 １……入力端子、２……ローパスフィルタ、３……利得
制御回路、４……クランプ回路、５……A/D変換器、６
……レベル検出回路、７……積分器、８……映像信号処
理回路、９……同期信号検出回路、10……D/A変換器、1
1,27……出力端子、20,21……フリップフロップ回路、2
2……加算器、23,24……AND回路、、25……バッファ増
幅器、26……レベル設定器。
Claims (1)
- 【請求項１】映像信号入力の利得を制御して出力する利
得制御回路と、同出力の直流分再生を行うクランプ回路
と、同クランプ回路の出力をディジタル信号に変換して
出力するA/D変換器とからなる映像信号の処理回路にお
いて、前記A/D変換器の出力回路にレベル検出回路と積
分器とからなる帰還回路を設けて、前記A/D変換器の出
力レベルを前記レベル検出回路で検出し、同検出信号を
前記積分器で積分して直流電圧に変換して前記利得制御
回路に入力し、同利得制御回路で自動的に所定の利得と
なるよう制御することを特徴とする自動利得制御回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2285278A JPH0813111B2 (ja) | 1990-10-23 | 1990-10-23 | 自動利得制御回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2285278A JPH0813111B2 (ja) | 1990-10-23 | 1990-10-23 | 自動利得制御回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04159882A JPH04159882A (ja) | 1992-06-03 |
| JPH0813111B2 true JPH0813111B2 (ja) | 1996-02-07 |
Family
ID=17689445
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2285278A Expired - Lifetime JPH0813111B2 (ja) | 1990-10-23 | 1990-10-23 | 自動利得制御回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0813111B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100680540B1 (ko) * | 2005-10-27 | 2007-02-08 | 현대자동차주식회사 | 디아이에스 조작스위치의 위치조절장치 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58154982A (ja) * | 1982-02-22 | 1983-09-14 | アールシーエー トムソン ライセンシング コーポレイシヨン | 信号処理装置 |
| JPS62189885A (ja) * | 1986-02-14 | 1987-08-19 | Matsushita Electric Ind Co Ltd | 自動利得制御装置 |
-
1990
- 1990-10-23 JP JP2285278A patent/JPH0813111B2/ja not_active Expired - Lifetime
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58154982A (ja) * | 1982-02-22 | 1983-09-14 | アールシーエー トムソン ライセンシング コーポレイシヨン | 信号処理装置 |
| JPS62189885A (ja) * | 1986-02-14 | 1987-08-19 | Matsushita Electric Ind Co Ltd | 自動利得制御装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH04159882A (ja) | 1992-06-03 |
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