JPH04159882A - 自動利得制御回路 - Google Patents
自動利得制御回路Info
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- JPH04159882A JPH04159882A JP2285278A JP28527890A JPH04159882A JP H04159882 A JPH04159882 A JP H04159882A JP 2285278 A JP2285278 A JP 2285278A JP 28527890 A JP28527890 A JP 28527890A JP H04159882 A JPH04159882 A JP H04159882A
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- signal
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- 238000001514 detection method Methods 0.000 claims abstract description 26
- 238000010586 diagram Methods 0.000 description 6
- 230000010354 integration Effects 0.000 description 4
- 229940028444 muse Drugs 0.000 description 4
- GMVPRGQOIOIIMI-DWKJAMRDSA-N prostaglandin E1 Chemical compound CCCCC[C@H](O)\C=C\[C@H]1[C@H](O)CC(=O)[C@@H]1CCCCCCC(O)=O GMVPRGQOIOIIMI-DWKJAMRDSA-N 0.000 description 4
- 230000007423 decrease Effects 0.000 description 2
- UNPLRYRWJLTVAE-UHFFFAOYSA-N Cloperastine hydrochloride Chemical compound Cl.C1=CC(Cl)=CC=C1C(C=1C=CC=CC=1)OCCN1CCCCC1 UNPLRYRWJLTVAE-UHFFFAOYSA-N 0.000 description 1
- 102100038023 DNA fragmentation factor subunit beta Human genes 0.000 description 1
- 101100277639 Homo sapiens DFFB gene Proteins 0.000 description 1
- 238000005070 sampling Methods 0.000 description 1
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- Television Receiver Circuits (AREA)
- Television Systems (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、入力された映像信号のレベルを一定にして出
力する自動利得制御回路に関し、特にＭＵＳＥデコーダ
及びＭＵＳＥ／ＮＴＳＣコンバータ等で、受信したＭＵ
ＳＥの映像信号の利得を制御して映像信号処理回路に入
力している自動利得制御■回路に関する。
力する自動利得制御回路に関し、特にＭＵＳＥデコーダ
及びＭＵＳＥ／ＮＴＳＣコンバータ等で、受信したＭＵ
ＳＥの映像信号の利得を制御して映像信号処理回路に入
力している自動利得制御■回路に関する。
従来のＭＵＳＥデコーダ及びＭＵＳＥ／ＮＴＳＣコンバ
ータ等に使用される自動利得制御回路は、第４図に示す
構成の回路が使用されており、受信したＭｔＪＳＢの映
像信号を入力端子１を介してローパスフィルタ２に加え
、ローパスフィルタ２で信号をＡ／Ｄ変換する時に折り
返しノイズが発生しないように通過帯域制限をして利得
制御回路３に入力し、同利得制御回路３で映像信号入力
の利得を制御し出力してクランプ回路４に入力し、同ク
ランプ回路４で直流分再生を行い直流分の含まれた正規
の映像信号となるようにしてＡ／Ｄ変換器５に入力し、
同Ａ／Ｄ変換器５で８ビツトのディジタル信号に変換し
て出力端子１１から出力してＭＵＳＥ信号の映像信号処
理回路及び同期信号検出回路等に入力するようにしてい
た。
ータ等に使用される自動利得制御回路は、第４図に示す
構成の回路が使用されており、受信したＭｔＪＳＢの映
像信号を入力端子１を介してローパスフィルタ２に加え
、ローパスフィルタ２で信号をＡ／Ｄ変換する時に折り
返しノイズが発生しないように通過帯域制限をして利得
制御回路３に入力し、同利得制御回路３で映像信号入力
の利得を制御し出力してクランプ回路４に入力し、同ク
ランプ回路４で直流分再生を行い直流分の含まれた正規
の映像信号となるようにしてＡ／Ｄ変換器５に入力し、
同Ａ／Ｄ変換器５で８ビツトのディジタル信号に変換し
て出力端子１１から出力してＭＵＳＥ信号の映像信号処
理回路及び同期信号検出回路等に入力するようにしてい
た。
また、前記Ａ／Ｄ変換器５の出力に帰還回路を設けて８
ビツトのディジタル信号をＤ／Ａ変換器１０に入力し、
同Ｄ／Ａ変換器１０でアナログ信号に変換して出力し、
同出力を前記利得制御回路３に入力して、同利得制御回
路３で自動的に所定の利得となるよう制御するようにし
ていた。
ビツトのディジタル信号をＤ／Ａ変換器１０に入力し、
同Ｄ／Ａ変換器１０でアナログ信号に変換して出力し、
同出力を前記利得制御回路３に入力して、同利得制御回
路３で自動的に所定の利得となるよう制御するようにし
ていた。
本発明は、前記帰還回路に使用されているＤ／Ａ変換器
１０の代わりに、１ノベル検出回路と積分器を使用して
帰還をかりることにより、帰還回路を簡素化し、例えば
回路をＩｃ化する場合にＩＣ化のしやすい回路を提供す
ることを目的とする。
１０の代わりに、１ノベル検出回路と積分器を使用して
帰還をかりることにより、帰還回路を簡素化し、例えば
回路をＩｃ化する場合にＩＣ化のしやすい回路を提供す
ることを目的とする。
第１図に示すように、映像信号入力の利得を制御して出
力する利得制御回路３と、同出力の直流分再生を行うク
ランプ回路４と、同クランプ回路４の出力をディジタル
信号に変換して出力するＡ／Ｄ変換器５とからなる映像
信号の処理回路において、前記Ａ／Ｄ変換器５の出力回
路にレベル検出回路６と積分器７とからなる帰還回路を
設けて、前記Ａ／Ｄ変換器５の出力レベルをレベル検出
回路６で検出し、同検出信号を積分器７で積分して直流
電圧に変換して利得制御回路３に入力し、同利得制御回
路３で自動的に所定の利得となるよう制御するようにし
たものである。
力する利得制御回路３と、同出力の直流分再生を行うク
ランプ回路４と、同クランプ回路４の出力をディジタル
信号に変換して出力するＡ／Ｄ変換器５とからなる映像
信号の処理回路において、前記Ａ／Ｄ変換器５の出力回
路にレベル検出回路６と積分器７とからなる帰還回路を
設けて、前記Ａ／Ｄ変換器５の出力レベルをレベル検出
回路６で検出し、同検出信号を積分器７で積分して直流
電圧に変換して利得制御回路３に入力し、同利得制御回
路３で自動的に所定の利得となるよう制御するようにし
たものである。
本発明は上記した構成により、映像信号入力の利得を自
動的に所定の利得となるよう制御しており、第１図のＡ
／Ｄ変換器５から出力される８ビツトのディジタル信号
杏取り出してレベル検出回路６に入力している。
動的に所定の利得となるよう制御しており、第１図のＡ
／Ｄ変換器５から出力される８ビツトのディジタル信号
杏取り出してレベル検出回路６に入力している。
第２回は本発明の一実施例を示す自動利得制御回路に使
用する積分器の動作説明用波形図であり、レベル検出回
路６で入力された８ピッ１−のディジタル信号のレベル
を検出して、同人力レベルの過大と過小を識別して、第
２図（ａ）に示すように入力ｌノベルの過大の場合はロ
ウレベルの信号を出力し、入力レベルの過小の場合はハ
イレベルになる１ビツトの信号を出力して積分器７に入
力している。
用する積分器の動作説明用波形図であり、レベル検出回
路６で入力された８ピッ１−のディジタル信号のレベル
を検出して、同人力レベルの過大と過小を識別して、第
２図（ａ）に示すように入力ｌノベルの過大の場合はロ
ウレベルの信号を出力し、入力レベルの過小の場合はハ
イレベルになる１ビツトの信号を出力して積分器７に入
力している。
積分器７にばＭ ＸＪ Ｓ Ｅ信号の同期信号検出回路
９から第２［１Ｊ（ｂ）に示すような垂直同期信号が積
分期間信号として加えられており、同積分期間信号がハ
イレベルの場合は積分器７に入ノ〕された第２図（ａ）
に示す波形を積分し、積分期間信号がロウレベルの場合
は前記積分値を保持するようにしている。
９から第２［１Ｊ（ｂ）に示すような垂直同期信号が積
分期間信号として加えられており、同積分期間信号がハ
イレベルの場合は積分器７に入ノ〕された第２図（ａ）
に示す波形を積分し、積分期間信号がロウレベルの場合
は前記積分値を保持するようにしている。
積分器７の出力は第２図（Ｃ）に示すように、電源投入
後は積分器７の出力電位が低いため同出力電位を加えて
いる利得制御回路３の利得の低く、従ってレベル検出回
路６からの出力は第２図（ａ）に示すようにハイレベル
の信号となり、同ハイレベルの信号を積分期間信号によ
り積分を繰り返すことにより、積分器７の出力電位は上
昇し、設定電位に到達すると平衡状態となり、設定電位
を超えると前記レベル検出回路６からの出力は第２図（
ａ）に示すようにロウレベルの信号となり、同ロウレベ
ルの信号を積分期間信号により積分することにより積分
器７の出力電位を低下させ、積分器７の出力電位が低下
すると利得制御回路３の利得が低下するためレベル検出
回路６からの出力はハイレベルの信号となり、同ハイレ
ベルの信号を積分期間信号により積分することにより、
積分器７の出力電位を上昇させ利得制御回路３の利得を
上げるため、利得制御回路３の利得を一定の範囲内で維
持することができる。
後は積分器７の出力電位が低いため同出力電位を加えて
いる利得制御回路３の利得の低く、従ってレベル検出回
路６からの出力は第２図（ａ）に示すようにハイレベル
の信号となり、同ハイレベルの信号を積分期間信号によ
り積分を繰り返すことにより、積分器７の出力電位は上
昇し、設定電位に到達すると平衡状態となり、設定電位
を超えると前記レベル検出回路６からの出力は第２図（
ａ）に示すようにロウレベルの信号となり、同ロウレベ
ルの信号を積分期間信号により積分することにより積分
器７の出力電位を低下させ、積分器７の出力電位が低下
すると利得制御回路３の利得が低下するためレベル検出
回路６からの出力はハイレベルの信号となり、同ハイレ
ベルの信号を積分期間信号により積分することにより、
積分器７の出力電位を上昇させ利得制御回路３の利得を
上げるため、利得制御回路３の利得を一定の範囲内で維
持することができる。
第１図は本発明の一実施例を示す自動利得制御回路の電
気回路ブロック図であり、受信したＭＵＳＥの映像信号
が入力端子１を介してローパスフィルタ２に加えられて
おり、ローパスフィルタ２で信号をサンプリングしてデ
ィジタル信号化する時に折り返しノイズが発生しないよ
うに通過帯域制限をして利得制御回路３に入力しており
、同利得制御回路３で映像信号入力の利得を制御し出力
してクランプ回路４に入力しており、同クランプ回路４
で直流分再生を行い直流分の含まれた正規の映像信号と
なるようにしてＡ／Ｄ変換器５に入力し、同Ａ／Ｄ変換
器５で８ビツトのディジタル信号に変換して映像信号処
理回路８及び同期信号検出回路９に入力するようにして
いる。
気回路ブロック図であり、受信したＭＵＳＥの映像信号
が入力端子１を介してローパスフィルタ２に加えられて
おり、ローパスフィルタ２で信号をサンプリングしてデ
ィジタル信号化する時に折り返しノイズが発生しないよ
うに通過帯域制限をして利得制御回路３に入力しており
、同利得制御回路３で映像信号入力の利得を制御し出力
してクランプ回路４に入力しており、同クランプ回路４
で直流分再生を行い直流分の含まれた正規の映像信号と
なるようにしてＡ／Ｄ変換器５に入力し、同Ａ／Ｄ変換
器５で８ビツトのディジタル信号に変換して映像信号処
理回路８及び同期信号検出回路９に入力するようにして
いる。
前記Ａ／Ｄ変換器５の出力に帰還回路を設けて８ビツト
のディジタル信号をレベル検出回路６に入力し、同レベ
ル検出回路６で出力レベルを検出し、出力レベルの大、
あるいは小を示す１ビツトの検出信号を積分器７に入力
し、前記同期信号検出回路９から加えられた積分期間信
号により同積分器７で入力された１ビットの検出信号を
積分して直流電圧に変換して前記利得制御回路３に入力
し、同利得制御回路３で自動的に所定の利得となるよう
制御するようにしている。
のディジタル信号をレベル検出回路６に入力し、同レベ
ル検出回路６で出力レベルを検出し、出力レベルの大、
あるいは小を示す１ビツトの検出信号を積分器７に入力
し、前記同期信号検出回路９から加えられた積分期間信
号により同積分器７で入力された１ビットの検出信号を
積分して直流電圧に変換して前記利得制御回路３に入力
し、同利得制御回路３で自動的に所定の利得となるよう
制御するようにしている。
レベル検出回路６は色々な回路構成ができるが、−例と
して示せば第３図のような回路を使用してレベル検出を
行うようにしても良い。第１図に示すＡ／Ｄ変換器５の
８ピッｌ−の出力をＤタイプのフリップフロップ回路（
以下、ＤＦＦと略す）２０及び２１に入力し、ＤＦＦ２
０で映像信号の水平走査信号のライン１の白クリ”ツブ
Ｉノベル期間で映像信号レベルを同ＤＦＦ２０に加えら
れたラッチパルスでラッチするようにして出力し加算器
２２に加え、同様にしてＤＦＦ２１で映像信号の水平走
査信号の前記ライン１に続いているライン２の黒クリツ
プレベル期間で映像信号レベルを同ＤＦＦ２１に加えら
れたラッチパルスでラッチし、出力信号を反転させて１
を加えて加算器２２に入力し、同加算器２２で差信号を
検出し、同差信月の」二位ビットをＡＮＤ回路２３．２
４及びバッファ増幅器２５に入力しており、前記差信号
の大きさにより出力されるＡＮＤ回路２３．２４及びバ
ッファ増幅器２５からの信号をレベル設定器２６に入力
して同レベル設定器２６を切り換えて出力することによ
り、レベル検出出力゛を出力端子２７を介して第１図に
示す積分器７に加えるようにしている。
して示せば第３図のような回路を使用してレベル検出を
行うようにしても良い。第１図に示すＡ／Ｄ変換器５の
８ピッｌ−の出力をＤタイプのフリップフロップ回路（
以下、ＤＦＦと略す）２０及び２１に入力し、ＤＦＦ２
０で映像信号の水平走査信号のライン１の白クリ”ツブ
Ｉノベル期間で映像信号レベルを同ＤＦＦ２０に加えら
れたラッチパルスでラッチするようにして出力し加算器
２２に加え、同様にしてＤＦＦ２１で映像信号の水平走
査信号の前記ライン１に続いているライン２の黒クリツ
プレベル期間で映像信号レベルを同ＤＦＦ２１に加えら
れたラッチパルスでラッチし、出力信号を反転させて１
を加えて加算器２２に入力し、同加算器２２で差信号を
検出し、同差信月の」二位ビットをＡＮＤ回路２３．２
４及びバッファ増幅器２５に入力しており、前記差信号
の大きさにより出力されるＡＮＤ回路２３．２４及びバ
ッファ増幅器２５からの信号をレベル設定器２６に入力
して同レベル設定器２６を切り換えて出力することによ
り、レベル検出出力゛を出力端子２７を介して第１図に
示す積分器７に加えるようにしている。
以上説明したように、本発明によれば映像信号の自動利
得制御回路の帰還回路にレベル検出回路と積分器とを設
けることにより、自動的に所定の利得となるように制御
することができ、従来のＤ／Ａ変換器を帰還回路に使用
したものより帰還回路を簡素化することができ、例えば
回路をＩＣ化する場合にＩＣ化のしやすい回路を提供す
ることができる。
得制御回路の帰還回路にレベル検出回路と積分器とを設
けることにより、自動的に所定の利得となるように制御
することができ、従来のＤ／Ａ変換器を帰還回路に使用
したものより帰還回路を簡素化することができ、例えば
回路をＩＣ化する場合にＩＣ化のしやすい回路を提供す
ることができる。
第１図は本発明の一実施例を示す自動利得制御回路の電
気回路ブロック図、第２図は同上の自動利得制御回路に
使用する積分器の動作説明用波形図、第３図は同」二の
自動利得制御回路に使用するレベル検出回路の電気回路
ブロック図、第４図は従来例を示す自動利得制御回路の
電気回路ブロック図である。 １−−一−−入力端子、２− ローパスフィルタ、３・
−利得制御回路、４− クランプ回路、５−Ａ／Ｄ変換
器、６− レベル検出回路、７− 積分器、８− 映像
信号処理回路、９〜 同期信号検出回路、１０−・Ｄ／
Ａ変換器、１１． ２７−−出力端子、２０．２１・・
−・−フリップフロップ回路、２２− 加算器、２３
．２４ −・ ＡＮＤ回路、２５− バッファ増幅器
、２６ ・・−レベル設定器。 特許出願人 株式会社富士通ゼネラル 第２関
気回路ブロック図、第２図は同上の自動利得制御回路に
使用する積分器の動作説明用波形図、第３図は同」二の
自動利得制御回路に使用するレベル検出回路の電気回路
ブロック図、第４図は従来例を示す自動利得制御回路の
電気回路ブロック図である。 １−−一−−入力端子、２− ローパスフィルタ、３・
−利得制御回路、４− クランプ回路、５−Ａ／Ｄ変換
器、６− レベル検出回路、７− 積分器、８− 映像
信号処理回路、９〜 同期信号検出回路、１０−・Ｄ／
Ａ変換器、１１． ２７−−出力端子、２０．２１・・
−・−フリップフロップ回路、２２− 加算器、２３
．２４ −・ ＡＮＤ回路、２５− バッファ増幅器
、２６ ・・−レベル設定器。 特許出願人 株式会社富士通ゼネラル 第２関
Claims (1)
- （１）映像信号入力の利得を制御して出力する利得制御
回路と、同出力の直流分再生を行うクランプ回路と、同
クランプ回路の出力をディジタル信号に変換して出力す
るＡ／Ｄ変換器とからなる映像信号の処理回路において
、前記Ａ／Ｄ変換器の出力回路にレベル検出回路と積分
器とからなる帰還回路を設けて、前記Ａ／Ｄ変換器の出
力レベルを前記レベル検出回路で検出し、同検出信号を
前記積分器で積分して直流電圧に変換して前記利得制御
回路に入力し、同利得制御回路で自動的に所定の利得と
なるよう制御することを特徴とする自動利得制御回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2285278A JPH0813111B2 (ja) | 1990-10-23 | 1990-10-23 | 自動利得制御回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2285278A JPH0813111B2 (ja) | 1990-10-23 | 1990-10-23 | 自動利得制御回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04159882A true JPH04159882A (ja) | 1992-06-03 |
| JPH0813111B2 JPH0813111B2 (ja) | 1996-02-07 |
Family
ID=17689445
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2285278A Expired - Lifetime JPH0813111B2 (ja) | 1990-10-23 | 1990-10-23 | 自動利得制御回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0813111B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100680540B1 (ko) * | 2005-10-27 | 2007-02-08 | 현대자동차주식회사 | 디아이에스 조작스위치의 위치조절장치 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58154982A (ja) * | 1982-02-22 | 1983-09-14 | アールシーエー トムソン ライセンシング コーポレイシヨン | 信号処理装置 |
| JPS62189885A (ja) * | 1986-02-14 | 1987-08-19 | Matsushita Electric Ind Co Ltd | 自動利得制御装置 |
-
1990
- 1990-10-23 JP JP2285278A patent/JPH0813111B2/ja not_active Expired - Lifetime
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58154982A (ja) * | 1982-02-22 | 1983-09-14 | アールシーエー トムソン ライセンシング コーポレイシヨン | 信号処理装置 |
| JPS62189885A (ja) * | 1986-02-14 | 1987-08-19 | Matsushita Electric Ind Co Ltd | 自動利得制御装置 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100680540B1 (ko) * | 2005-10-27 | 2007-02-08 | 현대자동차주식회사 | 디아이에스 조작스위치의 위치조절장치 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0813111B2 (ja) | 1996-02-07 |
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