JP2002354497A - Ａｃｃ回路 - Google Patents
Ａｃｃ回路Info
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Abstract
(57)【要約】
【課題】 バースト信号に歪みがあっても、クロマ
信号レベルを短時間で安定に制御することができ、しか
も回路構成が簡単なＡＣＣ回路を提供する。 【解決手段】 ディジタルクロマ信号を入力とする乗算
器１と、その乗算器１の出力のバースト信号を検波する
両波検波回路２と、その出力を積分する時間積分回路３
と、乗算器１の出力が所定のレベルになるようにその積
分結果と第１の基準レベルＶref1及びその積分結果と第
２の基準レベルＶref2とを大小判定するウィンドコンパ
レータ回路４と、その大小判定による判定信号によって
アップダウンカウンタを動作させて乗算器１の新制御値
を決める制御値設定回路５とを設け、クロマ信号レベル
を一定に保つように制御する。
信号レベルを短時間で安定に制御することができ、しか
も回路構成が簡単なＡＣＣ回路を提供する。 【解決手段】 ディジタルクロマ信号を入力とする乗算
器１と、その乗算器１の出力のバースト信号を検波する
両波検波回路２と、その出力を積分する時間積分回路３
と、乗算器１の出力が所定のレベルになるようにその積
分結果と第１の基準レベルＶref1及びその積分結果と第
２の基準レベルＶref2とを大小判定するウィンドコンパ
レータ回路４と、その大小判定による判定信号によって
アップダウンカウンタを動作させて乗算器１の新制御値
を決める制御値設定回路５とを設け、クロマ信号レベル
を一定に保つように制御する。
Description
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、映像信号をディジ
タル化して処理する分割画面装置やフレームスイッチャ
等のディジタル映像機器に用いて好適なＡＣＣ（Automa
tic Color Control）回路に関する。
タル化して処理する分割画面装置やフレームスイッチャ
等のディジタル映像機器に用いて好適なＡＣＣ（Automa
tic Color Control）回路に関する。
【０００２】
【従来の技術】従来のＡＣＣ回路は、画面上でのちらつ
きを防止するために、クロマ変動を安定に制御するよう
にしている（例えば特公平６−３８６６６号公報）。図
４に示すように、従来のＡＣＣ回路は、バースト期間の
最大及び最小のピーク値を検出する検出回路２１、検出
された最大及び最小のピーク値から平均値と第１の参照
値２２とを減算する減算回路２３、減算回路２３からの
出力値を加算する加算回路２４、及び加算回路２４から
の出力値を第１の記録値として記憶する第１のＤフリッ
プフロップ２５を備えている。
きを防止するために、クロマ変動を安定に制御するよう
にしている（例えば特公平６−３８６６６号公報）。図
４に示すように、従来のＡＣＣ回路は、バースト期間の
最大及び最小のピーク値を検出する検出回路２１、検出
された最大及び最小のピーク値から平均値と第１の参照
値２２とを減算する減算回路２３、減算回路２３からの
出力値を加算する加算回路２４、及び加算回路２４から
の出力値を第１の記録値として記憶する第１のＤフリッ
プフロップ２５を備えている。
【０００３】さらに、従来のＡＣＣ回路は、第１の記録
値を入力し、第２の記録値を出力するＤフリップフロッ
プ２７、第１の記録値と第２の記録値とを減算する減算
器２８、及び減算器２８からの出力値を第２の参照値２
９と比較する比較回路３０を備えている。
値を入力し、第２の記録値を出力するＤフリップフロッ
プ２７、第１の記録値と第２の記録値とを減算する減算
器２８、及び減算器２８からの出力値を第２の参照値２
９と比較する比較回路３０を備えている。
【０００４】検出回路２１からの平均値が第１の参照値
より大きいときは減算回路２３の出力が負となり、加算
回路２４にて前の制御値からこの減算値分減った値がＤ
フリップフロップ２５に記憶され、制御値（第１の記録
値）が小さくなる。また、平均値が小さいとき減算回路
２３の出力が正となり、制御値が大きくなる。この制御
値がＤフリップフロップ２７に記憶され、この第２の記
録値と新たに検出された制御値とが比較され、この差が
所定値以上のときに、第２の記録値が書き替えられ、乗
算器２０を制御している。
より大きいときは減算回路２３の出力が負となり、加算
回路２４にて前の制御値からこの減算値分減った値がＤ
フリップフロップ２５に記憶され、制御値（第１の記録
値）が小さくなる。また、平均値が小さいとき減算回路
２３の出力が正となり、制御値が大きくなる。この制御
値がＤフリップフロップ２７に記憶され、この第２の記
録値と新たに検出された制御値とが比較され、この差が
所定値以上のときに、第２の記録値が書き替えられ、乗
算器２０を制御している。
【０００５】そして、この第２の記録値によってクロマ
信号レベルが制御されることによりバースト信号のわず
かな変動に対しては、それまでの制御値をそのままに
し、制御値を書き換えないという方式で、クロマ変動を
安定に制御できるようにしており、画面上のちらつきを
防止している。
信号レベルが制御されることによりバースト信号のわず
かな変動に対しては、それまでの制御値をそのままに
し、制御値を書き換えないという方式で、クロマ変動を
安定に制御できるようにしており、画面上のちらつきを
防止している。
【０００６】
【発明が解決しようとする課題】しかしながら、従来の
ＡＣＣ回路においては、図５のようなコンポジット映像
信号において、実際のバースト部分の信号は、図５
（ａ）のような理想に近い波形の場合がむしろ少なく、
現実には図５（ｂ）、（ｃ）のように歪んでいる場合が
多い。したがって入力バースト信号をデジタル化する際
にサンプリング位置によってデジタルバースト信号の振
幅レベルが変動するので、バースト信号の最大および最
小のピーク値も変動し、クロマ信号のレベルを安定して
制御することができないという問題があった。
ＡＣＣ回路においては、図５のようなコンポジット映像
信号において、実際のバースト部分の信号は、図５
（ａ）のような理想に近い波形の場合がむしろ少なく、
現実には図５（ｂ）、（ｃ）のように歪んでいる場合が
多い。したがって入力バースト信号をデジタル化する際
にサンプリング位置によってデジタルバースト信号の振
幅レベルが変動するので、バースト信号の最大および最
小のピーク値も変動し、クロマ信号のレベルを安定して
制御することができないという問題があった。
【０００７】本発明は、従来の問題点を解決するために
なされたものであり、クロマ信号のレベルを安定に制御
することができるＡＣＣ回路を提供することができるも
のである。
なされたものであり、クロマ信号のレベルを安定に制御
することができるＡＣＣ回路を提供することができるも
のである。
【０００８】
【課題を解決するための手段】本発明のＡＣＣ回路は、
クロマ信号を利得制御して出力する増幅手段と、前記増
幅手段から出力されたクロマ信号を、バーストフラグ信
号から抽出したバースト信号の振幅中心を基準として検
波する検波手段と、前記検波手段のバースト検波出力を
時間方向に積分する積分手段と、前記積分手段の積分結
果を、第１の基準レベルと比較するとともに、前記第１
の基準レベルと値の異なる第２の基準レベルと比較する
比較手段と、前記増幅手段の出力が所定レベルになるよ
うに前記比較手段による判定結果に基づいて前記増幅手
段の倍率を設定する倍率設定手段と、を具備する構成を
採る。
クロマ信号を利得制御して出力する増幅手段と、前記増
幅手段から出力されたクロマ信号を、バーストフラグ信
号から抽出したバースト信号の振幅中心を基準として検
波する検波手段と、前記検波手段のバースト検波出力を
時間方向に積分する積分手段と、前記積分手段の積分結
果を、第１の基準レベルと比較するとともに、前記第１
の基準レベルと値の異なる第２の基準レベルと比較する
比較手段と、前記増幅手段の出力が所定レベルになるよ
うに前記比較手段による判定結果に基づいて前記増幅手
段の倍率を設定する倍率設定手段と、を具備する構成を
採る。
【０００９】上記構成によれば、バースト波形面積に相
当する時間積分値に基づいて増幅手段の倍率を決定する
ので、バースト信号の歪みの影響が受け難くなる。ま
た、比較手段による単純な大小判定のため、引き込み時
間を短くすることができ、クロマ信号レベルを短時間で
安定に制御することが可能となる。
当する時間積分値に基づいて増幅手段の倍率を決定する
ので、バースト信号の歪みの影響が受け難くなる。ま
た、比較手段による単純な大小判定のため、引き込み時
間を短くすることができ、クロマ信号レベルを短時間で
安定に制御することが可能となる。
【００１０】また、本発明のＡＣＣ回路は、クロマ信号
を利得制御して出力する乗算器と、前記乗算器から出力
されたクロマ信号を、バーストフラグ信号から抽出した
バースト信号の振幅中心を基準として検波する両波検波
回路と、前記両波検波回路のバースト検波出力を時間方
向に積分する時間積分回路と、前記時間積分回路の積分
結果を、第１の基準レベルと比較するとともに、前記第
１の基準レベルと値の異なる第２の基準レベルと比較す
るウィンドコンパレータと、アップダウンカウンタを有
し、前記乗算器の出力が所定レベルになるように前記ウ
ィンドコンパレータによる判定結果による倍率を上げる
か下げるかの判定信号によって前記アップダウンカウン
タを動作させて前記乗算器の新制御値を決める制御値設
定回路と、を具備する構成を採る。
を利得制御して出力する乗算器と、前記乗算器から出力
されたクロマ信号を、バーストフラグ信号から抽出した
バースト信号の振幅中心を基準として検波する両波検波
回路と、前記両波検波回路のバースト検波出力を時間方
向に積分する時間積分回路と、前記時間積分回路の積分
結果を、第１の基準レベルと比較するとともに、前記第
１の基準レベルと値の異なる第２の基準レベルと比較す
るウィンドコンパレータと、アップダウンカウンタを有
し、前記乗算器の出力が所定レベルになるように前記ウ
ィンドコンパレータによる判定結果による倍率を上げる
か下げるかの判定信号によって前記アップダウンカウン
タを動作させて前記乗算器の新制御値を決める制御値設
定回路と、を具備する構成を採る。
【００１１】上記構成によれば、バースト波形面積に相
当する時間積分値に基づいて乗算器の倍率を決定するの
で、バースト信号の歪みの影響が受け難くなる。また、
単純なウィンドコンパレータによる大小判定のため、引
き込み時間を短くすることができ、クロマ信号レベルを
短時間で安定に制御することが可能となる。また、比較
的簡単な回路で実現できる。
当する時間積分値に基づいて乗算器の倍率を決定するの
で、バースト信号の歪みの影響が受け難くなる。また、
単純なウィンドコンパレータによる大小判定のため、引
き込み時間を短くすることができ、クロマ信号レベルを
短時間で安定に制御することが可能となる。また、比較
的簡単な回路で実現できる。
【００１２】また、本発明のＡＣＣ回路は、クロマ信号
を利得制御して出力する乗算器と、前記乗算器から出力
されたクロマ信号を、バーストフラグ信号から抽出した
バースト信号の振幅中心を基準として検波する両波検波
回路と、前記両波検波回路のバースト検波出力を時間方
向に積分する時間積分回路と、前記時間積分回路の積分
結果を、第１の基準レベルと比較するとともに、前記第
１の基準レベルと値の異なる第２の基準レベルと比較す
るウィンドコンパレータと、ウィンドコンパレータから
の判定結果により倍率を上げるか、下げるかの判定信号
によって予め決めた定数値をそれまでの制御値に加減算
することによって前記乗算器の新制御値を決める制御値
設定回路と、を具備する構成を採る。
を利得制御して出力する乗算器と、前記乗算器から出力
されたクロマ信号を、バーストフラグ信号から抽出した
バースト信号の振幅中心を基準として検波する両波検波
回路と、前記両波検波回路のバースト検波出力を時間方
向に積分する時間積分回路と、前記時間積分回路の積分
結果を、第１の基準レベルと比較するとともに、前記第
１の基準レベルと値の異なる第２の基準レベルと比較す
るウィンドコンパレータと、ウィンドコンパレータから
の判定結果により倍率を上げるか、下げるかの判定信号
によって予め決めた定数値をそれまでの制御値に加減算
することによって前記乗算器の新制御値を決める制御値
設定回路と、を具備する構成を採る。
【００１３】上記構成によれば、制御値設定回路に加減
算器を使用することで、カウンタ方式に比べて動作クロ
ックが不要となる。
算器を使用することで、カウンタ方式に比べて動作クロ
ックが不要となる。
【００１４】また、本発明のＡＣＣ回路は、上記ＡＣＣ
回路において、両波検波回路に替わって、ピーク両波検
波回路を具備する構成を採る。
回路において、両波検波回路に替わって、ピーク両波検
波回路を具備する構成を採る。
【００１５】上記構成によれば、両波検波回路に替わっ
てピーク両波検波回路を用いることにより、バースト波
形面積に相当する時間積分値の演算精度が向上するの
で、バースト信号の歪みの影響を受け難くなるという効
果が得られる。
てピーク両波検波回路を用いることにより、バースト波
形面積に相当する時間積分値の演算精度が向上するの
で、バースト信号の歪みの影響を受け難くなるという効
果が得られる。
【００１６】
【発明の実施の形態】本発明の骨子は、利得制御後のク
ロマ信号を両波検波、時間積分し、その結果を値の異な
る２種の基準値で比較し、そのときの大小判定結果に基
づいて乗算器の倍率を制御することで、クロマ信号レベ
ルを一定に保つようにすることができ、安定に制御する
ことができる。
ロマ信号を両波検波、時間積分し、その結果を値の異な
る２種の基準値で比較し、そのときの大小判定結果に基
づいて乗算器の倍率を制御することで、クロマ信号レベ
ルを一定に保つようにすることができ、安定に制御する
ことができる。
【００１７】以下、本発明の実施の形態について、図面
を参照して詳細に説明する。
を参照して詳細に説明する。
【００１８】（実施の形態１）図１は、本発明の実施の
形態１に係るＡＣＣ回路の構成を示すブロック図であ
る。この図において、本実施の形態のＡＣＣ回路は、乗
算器（増幅手段）１、両波検波回路（検波手段）２、時
間積分回路（積分手段）３、ウィンドコンパレータ回路
（比較手段）４及び制御値設定回路（倍率設定手段）５
を備えて構成される。乗算器１は、入力されるディジタ
ル信号形式のクロマ信号Ｓ１を利得制御してクロマ信号
Ｓ２として出力する。なお、クロマ信号Ｓ１は、コンポ
ジット映像信号からＡＤ変換器（図示略）でディジタル
に量子化された後、輝度信号とクロマ信号とに分離され
て供給されるか、または、輝度信号とクロマ信号とに分
離された後、ＡＤ変換器（図示略）でディジタルに量子
化されて供給される。
形態１に係るＡＣＣ回路の構成を示すブロック図であ
る。この図において、本実施の形態のＡＣＣ回路は、乗
算器（増幅手段）１、両波検波回路（検波手段）２、時
間積分回路（積分手段）３、ウィンドコンパレータ回路
（比較手段）４及び制御値設定回路（倍率設定手段）５
を備えて構成される。乗算器１は、入力されるディジタ
ル信号形式のクロマ信号Ｓ１を利得制御してクロマ信号
Ｓ２として出力する。なお、クロマ信号Ｓ１は、コンポ
ジット映像信号からＡＤ変換器（図示略）でディジタル
に量子化された後、輝度信号とクロマ信号とに分離され
て供給されるか、または、輝度信号とクロマ信号とに分
離された後、ＡＤ変換器（図示略）でディジタルに量子
化されて供給される。
【００１９】両波検波回路２は、バーストフラグ信号か
らバースト信号を抽出し、その正負両方向に振れている
振幅の中心を基準として、乗算器１にて利得制御された
後のクロマ信号Ｓ２を検波する。両波検波後の信号レベ
ルは、クロマ信号Ｓ１のレベルの大小に対応する形で変
化する。
らバースト信号を抽出し、その正負両方向に振れている
振幅の中心を基準として、乗算器１にて利得制御された
後のクロマ信号Ｓ２を検波する。両波検波後の信号レベ
ルは、クロマ信号Ｓ１のレベルの大小に対応する形で変
化する。
【００２０】時間積分回路３は、両波検波回路２からの
両波検波出力を時間方向に積分する。この場合、両波検
波回路２から出力される両波検波後のクロマ信号は、バ
ーストの波形歪みを含んでいる場合があるので、波形歪
みの影響を少なくするためにそのバースト波形の面積を
演算する形でその両波検波出力を時間方向に積分する。
この時間積分回路３の出力信号レベルは、クロマ信号Ｓ
１のレベルの大小に対応する形でその積分結果が変化す
る。
両波検波出力を時間方向に積分する。この場合、両波検
波回路２から出力される両波検波後のクロマ信号は、バ
ーストの波形歪みを含んでいる場合があるので、波形歪
みの影響を少なくするためにそのバースト波形の面積を
演算する形でその両波検波出力を時間方向に積分する。
この時間積分回路３の出力信号レベルは、クロマ信号Ｓ
１のレベルの大小に対応する形でその積分結果が変化す
る。
【００２１】ウィンドコンパレータ回路４は、時間積分
回路３から出力される時間積分結果と第１の基準レベル
Ｖref1及び第２の基準レベルＶref2との大小比較を行
う。この場合、図２に示すように、ウィンドコンパレー
タ回路４は、時間積分回路３からの積分結果が第１の基
準レベルＶref1より大きいときにはダウン信号を出力
し、積分結果が第２の基準レベルＶref2より小さいとき
にはアップ信号を出力する。第１の基準レベルＶref1と
第２の基準レベルＶref2とを設けて、これらの間に少し
の不感帯を設けることによって、バースト信号の小幅な
変動を吸収することができる。これによって安定な動作
が可能となる。
回路３から出力される時間積分結果と第１の基準レベル
Ｖref1及び第２の基準レベルＶref2との大小比較を行
う。この場合、図２に示すように、ウィンドコンパレー
タ回路４は、時間積分回路３からの積分結果が第１の基
準レベルＶref1より大きいときにはダウン信号を出力
し、積分結果が第２の基準レベルＶref2より小さいとき
にはアップ信号を出力する。第１の基準レベルＶref1と
第２の基準レベルＶref2とを設けて、これらの間に少し
の不感帯を設けることによって、バースト信号の小幅な
変動を吸収することができる。これによって安定な動作
が可能となる。
【００２２】制御値設定回路５は、ウィンドコンパレー
タ回路４から出力されるダウン信号とアップ信号に従っ
て乗算器１の制御値を決める。すなわち、倍率を上げる
か、下げるかのアップ、ダウン判定信号によって乗算器
１の倍率を決める制御倍率データＳ３を乗算器１に与え
る。この制御値設定回路５は、アップ・ダウンカウンタ
で構成され、アップ、ダウン判定信号によって、カウン
トアップまたはカウントダウンする。アップまたはダウ
ン判定信号のいずれもがアクティブでないときには、カ
ウンタ値はそれまでの状態を維持する。
タ回路４から出力されるダウン信号とアップ信号に従っ
て乗算器１の制御値を決める。すなわち、倍率を上げる
か、下げるかのアップ、ダウン判定信号によって乗算器
１の倍率を決める制御倍率データＳ３を乗算器１に与え
る。この制御値設定回路５は、アップ・ダウンカウンタ
で構成され、アップ、ダウン判定信号によって、カウン
トアップまたはカウントダウンする。アップまたはダウ
ン判定信号のいずれもがアクティブでないときには、カ
ウンタ値はそれまでの状態を維持する。
【００２３】ここで、例えば乗算器１から出力されたク
ロマ信号Ｓ２が大きいときには、時間積分回路３の積分
結果が第１の基準レベルＶref1より大きくなり、ウィン
ドコンパレータ回路４からダウン信号が出力される。こ
れにより、制御値設定回路５内のアップ・ダウンカウン
タが、カウントダウンし、乗算器１の倍率が低くなる。
この結果、利得制御後のクロマ信号Ｓ２のレベルが低く
なり、基準レベルＶref1と基準レベルＶref2との間の不
感帯領域になる所で、入力のクロマ信号Ｓ１が基準のレ
ベルに制御された利得制御後のクロマ信号Ｓ２として出
力される。一方、乗算器１から出力されたクロマ信号Ｓ
２が小さいときは、上記と逆の動作で、入力のクロマ信
号Ｓ１が基準のレベルに制御されて出力される。
ロマ信号Ｓ２が大きいときには、時間積分回路３の積分
結果が第１の基準レベルＶref1より大きくなり、ウィン
ドコンパレータ回路４からダウン信号が出力される。こ
れにより、制御値設定回路５内のアップ・ダウンカウン
タが、カウントダウンし、乗算器１の倍率が低くなる。
この結果、利得制御後のクロマ信号Ｓ２のレベルが低く
なり、基準レベルＶref1と基準レベルＶref2との間の不
感帯領域になる所で、入力のクロマ信号Ｓ１が基準のレ
ベルに制御された利得制御後のクロマ信号Ｓ２として出
力される。一方、乗算器１から出力されたクロマ信号Ｓ
２が小さいときは、上記と逆の動作で、入力のクロマ信
号Ｓ１が基準のレベルに制御されて出力される。
【００２４】このように、本実施の形態のＡＣＣ回路に
よれば、バースト波形面積に相当する時間積分値に基づ
いて乗算器１の倍率を決定するので、バースト信号の歪
みの影響を受け難く、また単純なウィンドコンパレータ
による大小判定のため、引き込み時間を短くすることが
できる。さらに、比較的簡単な回路で実現でき、クロマ
信号レベルを一定に保つことができる。
よれば、バースト波形面積に相当する時間積分値に基づ
いて乗算器１の倍率を決定するので、バースト信号の歪
みの影響を受け難く、また単純なウィンドコンパレータ
による大小判定のため、引き込み時間を短くすることが
できる。さらに、比較的簡単な回路で実現でき、クロマ
信号レベルを一定に保つことができる。
【００２５】（実施の形態２）図３は、本発明の実施の
形態２に係るＡＣＣ回路の構成を示すブロック図であ
る。なお、この図において前述した図１と共通する部分
には同一の符号を付けてその説明を省略する。
形態２に係るＡＣＣ回路の構成を示すブロック図であ
る。なお、この図において前述した図１と共通する部分
には同一の符号を付けてその説明を省略する。
【００２６】本実施の形態は、実施の形態１における両
波検波回路２を、通常の両波検波と比べてバースト波形
をより精度良く時間積分できるように、利得制御後のク
ロマ信号Ｓ２をピーク値による検波を行うピーク両波検
波回路１０に置き換えた以外は同じ構成、作用のため詳
細な説明を省略する。
波検波回路２を、通常の両波検波と比べてバースト波形
をより精度良く時間積分できるように、利得制御後のク
ロマ信号Ｓ２をピーク値による検波を行うピーク両波検
波回路１０に置き換えた以外は同じ構成、作用のため詳
細な説明を省略する。
【００２７】両波検波回路２に替わってピーク両波検波
回路１０を用いることにより、バースト波形面積に相当
する時間積分値の演算精度が向上するので、バースト信
号の歪みの影響を受け難くなるという効果が得られる。
回路１０を用いることにより、バースト波形面積に相当
する時間積分値の演算精度が向上するので、バースト信
号の歪みの影響を受け難くなるという効果が得られる。
【００２８】（実施の形態３）本発明の実施の形態３に
係るＡＣＣ回路は、制御値設定回路５を、その大小判定
結果により倍率を上げるか、下げるかの判定信号によっ
て予め決めた定数値をそれまでの制御値に加減算する加
減算器とラッチとを備えた制御値設定回路（図示略）に
置き換えた以外は同じ構成、作用のため詳細な説明を省
略する。
係るＡＣＣ回路は、制御値設定回路５を、その大小判定
結果により倍率を上げるか、下げるかの判定信号によっ
て予め決めた定数値をそれまでの制御値に加減算する加
減算器とラッチとを備えた制御値設定回路（図示略）に
置き換えた以外は同じ構成、作用のため詳細な説明を省
略する。
【００２９】上記加減算手段を使用することで、カウン
タ方式に比べて動作クロックが不要になり、その分、コ
ストの削減（動作クロックを与えるための配線パターン
等が不要となる）ができるという長所を有している。
タ方式に比べて動作クロックが不要になり、その分、コ
ストの削減（動作クロックを与えるための配線パターン
等が不要となる）ができるという長所を有している。
【００３０】
【発明の効果】以上説明したように、本発明によれば、
簡易な回路で、かつ乗算手段のレベルが所定のレベルに
安定するまでのいわゆる引き込み時間を短時間にするこ
とができ、結果としてクロマ信号レベルを一定に保つこ
とができ、安定に制御することができるＡＣＣ回路を提
供できる。
簡易な回路で、かつ乗算手段のレベルが所定のレベルに
安定するまでのいわゆる引き込み時間を短時間にするこ
とができ、結果としてクロマ信号レベルを一定に保つこ
とができ、安定に制御することができるＡＣＣ回路を提
供できる。
【図１】本発明の実施の形態１に係るＡＣＣ回路の構成
を示すブロック図
を示すブロック図
【図２】図１におけるウィンドコンパレータおよび制御
値設定部分の動作説明図
値設定部分の動作説明図
【図３】本発明の実施の形態２に係るＡＣＣ回路の構成
を示すブロック図
を示すブロック図
【図４】従来のＡＣＣ回路の構成を示すブロック図
【図５】バースト信号波形を示す図
１ 乗算器 ２ 両波検波回路 ３ 時間積分回路 ４ ウィンドコンパレータ回路 ５ 制御値設定回路 １０ ピーク両波検波回路
───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 5C066 AA03 BA02 CA05 CA17 CA19 EA06 EC06 GA03 GA16 GB03 GB12 JA06 KD02 KD04
Claims (4)
- 【請求項１】 クロマ信号を利得制御して出力する増幅
手段と、 前記増幅手段から出力されたクロマ信号を、バーストフ
ラグ信号から抽出したバースト信号の振幅中心を基準と
して検波する検波手段と、 前記検波手段のバースト検波出力を時間方向に積分する
積分手段と、 前記積分手段の積分結果を、第１の基準レベルと比較す
るとともに、前記第１の基準レベルと値の異なる第２の
基準レベルと比較する比較手段と、 前記増幅手段の出力が所定レベルになるように前記比較
手段による判定結果に基づいて前記増幅手段の倍率を設
定する倍率設定手段と、 を具備することを特徴とするＡＣＣ回路。 - 【請求項２】 クロマ信号を利得制御して出力する乗算
器と、 前記乗算器から出力されたクロマ信号を、バーストフラ
グ信号から抽出したバースト信号の振幅中心を基準とし
て検波する両波検波回路と、 前記両波検波回路のバースト検波出力を時間方向に積分
する時間積分回路と、 前記時間積分回路の積分結果を、第１の基準レベルと比
較するとともに、前記第１の基準レベルと値の異なる第
２の基準レベルと比較するウィンドコンパレータと、 アップダウンカウンタを有し、前記乗算器の出力が所定
レベルになるように前記ウィンドコンパレータによる判
定結果による倍率を上げるか下げるかの判定信号によっ
て前記アップダウンカウンタを動作させて前記乗算器の
新制御値を決める制御値設定回路と、 を具備することを特徴とするＡＣＣ回路。 - 【請求項３】 クロマ信号を利得制御して出力する乗算
器と、 前記乗算器から出力されたクロマ信号を、バーストフラ
グ信号から抽出したバースト信号の振幅中心を基準とし
て検波する両波検波回路と、 前記両波検波回路のバースト検波出力を時間方向に積分
する時間積分回路と、 前記時間積分回路の積分結果を、第１の基準レベルと比
較するとともに、前記第１の基準レベルと値の異なる第
２の基準レベルと比較するウィンドコンパレータと、 ウィンドコンパレータからの判定結果により倍率を上げ
るか、下げるかの判定信号によって予め決めた定数値を
それまでの制御値に加減算することによって前記乗算器
の新制御値を決める制御値設定回路と、 を具備することを特徴とするＡＣＣ回路。 - 【請求項４】 両波検波回路に替わって、ピーク両波検
波回路を具備することを特徴とする請求項２又は請求項
３記載のＡＣＣ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001162356A JP2002354497A (ja) | 2001-05-30 | 2001-05-30 | Ａｃｃ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001162356A JP2002354497A (ja) | 2001-05-30 | 2001-05-30 | Ａｃｃ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2002354497A true JP2002354497A (ja) | 2002-12-06 |
Family
ID=19005496
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001162356A Pending JP2002354497A (ja) | 2001-05-30 | 2001-05-30 | Ａｃｃ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2002354497A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008113229A (ja) * | 2006-10-30 | 2008-05-15 | Toshiba Corp | オートカラーコントロール回路 |
| KR20110130906A (ko) * | 2010-05-28 | 2011-12-06 | 엘지이노텍 주식회사 | 크로마 신호 자동 제어 기능을 갖는 방송신호 수신장치 및 그를 이용한 방송신호 수신방법 |
-
2001
- 2001-05-30 JP JP2001162356A patent/JP2002354497A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008113229A (ja) * | 2006-10-30 | 2008-05-15 | Toshiba Corp | オートカラーコントロール回路 |
| KR20110130906A (ko) * | 2010-05-28 | 2011-12-06 | 엘지이노텍 주식회사 | 크로마 신호 자동 제어 기능을 갖는 방송신호 수신장치 및 그를 이용한 방송신호 수신방법 |
| KR101690788B1 (ko) | 2010-05-28 | 2016-12-28 | 엘지이노텍 주식회사 | 크로마 신호 자동 제어 기능을 갖는 방송신호 수신장치 및 그를 이용한 방송신호 수신방법 |
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