JP2954052B2 - 映像表示装置 - Google Patents

映像表示装置

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JP2954052B2
JP2954052B2 JP8317594A JP31759496A JP2954052B2 JP 2954052 B2 JP2954052 B2 JP 2954052B2 JP 8317594 A JP8317594 A JP 8317594A JP 31759496 A JP31759496 A JP 31759496A JP 2954052 B2 JP2954052 B2 JP 2954052B2
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    • H04N5/00—Details of television systems
    • H04N5/44—Receiver circuitry for the reception of television signals according to analogue transmission standards
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    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
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    • H04N5/00—Details of television systems
    • H04N5/04—Synchronising
    • H04N5/12—Devices in which the synchronising signals are only operative if a phase difference occurs between synchronising and synchronised scanning devices, e.g. flywheel synchronising
    • H04N5/126—Devices in which the synchronising signals are only operative if a phase difference occurs between synchronising and synchronised scanning devices, e.g. flywheel synchronising whereby the synchronisation signal indirectly commands a frequency generator

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  • Multimedia (AREA)
  • Signal Processing (AREA)
  • Synchronizing For Television (AREA)
  • Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
  • Controls And Circuits For Display Device (AREA)

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は映像表示装置に関
し、特にテレビジョンやパーソナルコンピュータ等の表
示装置に用いられ水平走査周波数を同期入力信号周波数
に同期させるための位相ロックループ（ＰＬＬ）を有す
る映像表示装置に関する。
【０００２】
【従来の技術】この種の映像表示装置、例えば、テレビ
ジョンモニタでは、デイスプレイの水平走査信号は、入
力した複合映像信号から同期分離回路で水平同期信号を
分離し、この同期信号に同期させて発生する。水平同期
信号に混在するノイズ等の影響により水平走査信号が影
響を受けることは好ましくないので、この種の妨害を排
除し、安定な水平同期信号周波数を確保するため、一般
に、ＰＬＬ回路を用いる。
【０００３】ＰＬＬは、公知のように、電圧又は電流制
御発振器と、出力側に低域フィルタ（ＬＰＦ）を有する
位相検知回路とを含み、この位相検知回路が上記発振器
出力と所定の基準信号である同期パルスの前縁あるいは
中心とを比較する。この比較結果の誤差電圧／電流を上
記ＬＰＦで積分し上記発振器に制御電圧／電流として供
給し、発振器出力周波数と対応する同期パルスの位相が
等しくなるまで上記発振器の位相・周波数を変える。残
留誤差及びキャプチャレンジ（捕捉範囲）はループ利得
に依存し、前者はループ利得が高い程小さくなり、後者
はループ利得が高い程狭くなる。
【０００４】この種のＰＬＬを用いた特開昭６２−１５
９９８０号公報（文献１）記載の従来の映像表示装置を
ブロックで示す図８を参照すると、この従来の映像表示
装置は、入力した水平同期信号ＨＩの周波数に追従して
発振信号ＶＦを出力するＰＬＬ１と、同期信号ＨＩの切
替時等の周波数急変時に所定捕捉範囲までの発振周波数
の追跡又は同期信号ＨＩの無入力時の発振周波数の保持
のための追跡制御信号ＩＦを出力する追跡回路２と、発
振信号ＶＦの供給に応答して所定の出力レベルに増幅し
て水平出力信号ＨＯを出力する出力回路３とを備える。
【０００５】ＰＬＬ回路１は、水平同期信号ＨＩの供給
を受け一定パルス幅の水平同期パルスＨを出力する整形
器１１と、水平同期パルスＨと発振信号ＶＦとの位相差
を検出し位相差信号Ｐ１を出力する位相検知器１２と、
位相差信号Ｐ１を積分し電流に変換した電流信号Ｆ１を
出力するＬＰＦ１３と、電流信号Ｆ１と電流信号ＩＦ１
とを加算し制御信号Ｃを出力する電流加算器１４と、制
御信号Ｃの値に応答して発振信号ＶＦを発振する電流制
御発振器１５とを備える。
【０００６】追跡回路２は、水平同期パルスＨの供給を
受けそのパルス周波数を電圧信号ＶＨに変換する周波数
電圧変換器２１と、電圧信号ＶＨを積分し積分信号Ｆ２
を出力するＬＰＦ２２と、発振器１５の最低周波数のフ
リーラン発振対応の電圧信号ＦＬを出力する電圧源２３
と、クリップ用のダイオード２４と、信号Ｆ１／ＦＬの
電圧値を電流信号である追跡制御信号ＩＦに変換する電
圧電流変換器２５とを備える。
【０００７】出力回路３は、制御信号Ｆ３の制御に応答
して発振信号ＶＦを移相し移相信号ＰＳを出力する移相
器３１と、位相信号ＰＳの供給に応答して水平偏向出力
信号ＨＯと帰線パルスＰＢを出力する出力増幅器３２
と、帰線パルスＰＢと発振信号ＶＦとの位相差を位相差
信号Ｐ２を出力する位相検知器３３と、位相差信号Ｐ２
を積分し制御信号Ｆ３を出力するＬＰＦ３４とを備え
る。
【０００８】次に、図８及び各信号波形をタイムチャー
トで示す図９を参照して、従来の映像表示装置の動作に
ついて説明すると、まず、ＰＬＬ１がロック状態の場合
すなわち同期信号Ｈの周波数と発振信号ＶＦの周波数と
がほぼ一致している場合は、ＰＬＬ回路１の整形器１１
は、供給を受けた水平同期入力信号ＨＩのパルス幅を一
定に整形して水平同期パルスＨを出力し、位相検知器１
２と追跡回路２の周波数電圧変換器２１に供給する。位
相検知器１２は水平同期パルスＨと電流制御発振器１５
の出力である発振信号ＶＦとの相互位相を比較し位相差
信号Ｐ１を出力する。ＬＰＦ１３は位相差信号Ｐ１を積
分し電流信号Ｆ１を生成する。上述のロック状態では追
跡制御信号ＩＦは一定値であるので、電流加算器１４は
この一定値の捕捉信号ＩＦと電流信号Ｆ２とを加算し制
御信号Ｃとして出力する。電流制御発振器１５は制御信
号Ｃの電流値に対応する発振周波数ＶＦを発振し、位相
検知器１２と出力回路３の位相器３１と位相検知器３３
に供給する。このようにしてＰＬＬ回路１は、位相検知
器１２の出力する位相差信号が０にすなわち水平同期信
号ＨＩと電流制御発振器５の周波数が一致するように動
作する。
【０００９】一方、追跡回路２の周波数電圧変換器２１
は、供給を受けた水平同期パルスＨのパルス周波数を電
圧信号ＶＨに変換し、ＬＰＦ２２に供給する。ＬＰＦ２
２は、電圧信号ＶＨのノイズ等の高域成分を除去・積分
し、電圧Ｖの積分信号Ｆ２を出力し、電圧電流変換器２
５に供給する。電圧電流変換器２５は、積分信号Ｆ２を
電流値に変換し水平同期パルスＨのパルス周波数に比例
した電流値の追跡制御信号ＩＦを出力する。
【００１０】最低発振周波数電圧回路２３は、水平同期
パルスＨの入力が無い場合に、電流制御発振器の周波数
を一定値、この場合は、正常動作時の最低周波数と同一
又はより低い最低値に設定するための最低電圧信号ＦＬ
を生成し、クリップ用のダイオード２４を経由して電圧
電流変換器２５に供給する。
【００１１】ここで、入力水平同期信号ＨＩの周波数切
替等により、ＰＬＬ回路１のロックが外れ、アンロック
状態となった場合には、追跡回路２は水平同期パルスＨ
の周波数に比例した追跡制御信号ＩＦを生成し、ＰＬＬ
回路１の電流加算器１４に供給する。アンロック状態で
は位相差信号Ｐ１すなわち積分信号Ｆ１が殆ど０であれ
ので、電流加算器１４は追跡制御信号ＩＨをそのまま制
御信号Ｃとして出力し、電流制御発振器１５に供給す
る。したがって、電流制御発振器１５は追跡制御信号Ｉ
Ｈの制御で発振周波数が設定されるオープンループ制御
で動作し、発振信号ＶＦを出力する。発振信号ＶＦがほ
ぼ水平同期パルスＨの周波数となり、ＰＬＬ回路１のキ
ャプチャレンジ内に達すると、ＰＬＬ回路１は、上述の
ようにロック状態となる。
【００１２】次に、入力水平同期信号ＨＩの供給が無く
したがって、整形器２の水平同期パルスＨの供給が無い
場合には、積分信号Ｆ２が０になるので、ダイオード２
４が導通し、このダイオード２４を経由して電圧源２３
からの電圧信号ＦＬが電圧電流変換器２５に供給され
る。電圧電流変換器２５は、電圧信号ＦＬに対応して追
跡制御信号ＩＨを出力する。したがって、電流制御発振
器１５はこの電圧信号対応の追跡制御信号ＩＨの制御で
発振周波数が設定されるオープンループ制御でフリーラ
ン発振動作し、最低発振周波数の発振信号ＶＦを出力す
る。
【００１３】出力回路３の位相検知器３３は、発振信号
ＶＦと出力増幅器３２からの帰線パルスＰＢとの位相差
を検出し位相差信号Ｐ２を出力する。ＬＰＦ３４は位相
差信号Ｐ２を積分し、制御信号Ｆ３を出力する。移相器
３１は制御信号Ｐ２の制御に応答してＰＬＬ回路１から
供給を受けた発振信号ＶＦの位相を一定値分移相し、移
相信号ＰＳを出力して、出力増幅器３２に供給する。出
力増幅器３２は、図示しない偏向コイルに偏向用の電流
信号である水平出力信号ＨＯを出力し、表示管であるＣ
ＲＴの水平走査を行う。また、水平出力信号ＨＯを一定
期間遅延させ水平走査の帰線期間に対応する帰線パルス
ＰＢを出力し、位相検知器３３に供給する。
【００１４】この従来の映像表示装置では、追跡回路２
が、整形器１１を用いて一定パルス幅に整形した水平同
期パルスＨを周波数電圧変換して生成した追跡制御信号
により電流制御発振器１５の周波数追従制御を行ってい
る。一方、表示対象の複合映像信号では垂直同期信号の
期間は水同期信号が無いので、この垂直同期信号期間す
なわち帰線期間中及びその直後は水平同期信号が欠如し
た状態で周波数電圧変換を行うことになる。したがっ
て、この期間の出力電圧信号ＶＨの値は水平同期信号の
みの期間よりも低下する周波数変換誤差を発生する。そ
の結果、追跡制御信号ＩＨも変化し、発振信号ＶＦも変
化することにより、帰線期間直後に対応する表示画面の
上部に位相ずれによる画像歪が発生する。この対策とし
て電圧信号ＶＨを大容量のコンデンサで構成し大時定数
を持つＬＰＦ２２で積分することにより、上記帰線期間
の周波数変動誤差を抑圧している。
【００１５】
【発明が解決しようとする課題】上述した従来の映像表
示装置は、追跡回路が、帰線期間中の水平同期信号の欠
如に起因する表示画面上部の画像歪みの発生対策とし
て、水平同期パルスを周波数電圧変換した電圧信号の積
分用に大時定数のＬＰＦを用いるため、上記水平同期信
号の周波数を切替えた場合等の周波数変化の追従性が低
く、変化直後の一定期間、水平サイズの変動として画面
上に現れてしまうという欠点があった。
【００１６】また、水平同期信号の供給の無いときのフ
リーラン発振周波数は追跡回路の上記ＬＰＦの出力側に
クリッピング用のダイオードを経由して供給する一定電
圧で設定しているので、この一定電圧は上記ダイオード
が逆流しないよう正常動作時の最低周波数対応のＬＰＦ
出力の積分信号電圧以下に設定する必要があり、したが
って、フリーラン周波数が必然的に上記最低周波数以下
となるという欠点があった。
【００１７】本発明の目的は、水平同期信号周波数の追
従特性を向上し周波数切替直後の周波数変化に対しても
迅速に追従し水平サイズの変化等のない安定な表示を可
能とするとともに、フリーラン発振周波数を任意に設定
可能な映像表示装置を提供することにある。
【００１８】
【課題を解決するための手段】本発明の映像表示装置
は、供給を受けた水平同期信号の周波数に追従して発振
信号を出力する位相ロックループ回路と、前記同期信号
の周波数の変化時に所定捕捉範囲までの発振周波数の追
跡のための追跡制御信号を出力する追跡回路と、前記発
振信号の供給に応答して所定の出力レベルに増幅し水平
出力信号を出力する出力回路とを備える映像表示装置に
おいて、前記追跡回路が、前記位相ロックループ回路の
アンロック状態のとき前記水平同期信号を選択入力信号
として選択しロック状態のとき前記発振信号を前記選択
入力信号として選択するスイッチ回路を備えて構成され
ている。
【００１９】
【発明の実施の形態】次に、本発明の実施の形態を図３
と共通の構成要素には共通の文字／数字を用いて同様に
ブロックで示す図１を参照すると、この図に示す本実施
の形態の映像表示装置は、従来と共通のＰＬＬ回路１
と、出力回路３とに加えて従来の追跡回路２の代りにＰ
ＬＬ回路１のロック状態であることを検出する同期検出
信号の値に応答して入力水平同期信号ＨＩと発振信号Ｖ
Ｆとを切替えて追跡制御信号ＩＦを生成する追跡回路２
Ａを備える。
【００２０】追跡回路２Ａは、従来の追跡回路２と共通
の周波数電圧変換器２１と、ＬＰＦ２２と、電圧電流変
換器２５と、ダイオード２４とに加えて、入力水平同期
信号ＨＩと発振信号ＶＦの相互位相関係に応じて同期検
出信号ＳＤを生成する同期検出回路２６と、同期検出信
号ＳＤの供給に応答してこれら信号ＨＩ，ＶＦのいずれ
か一方を選択して選択信号ＳＨを出力するスイッチ回路
２７と、選択信号ＳＨを一定のパルス幅のパルス信号Ｔ
Ｈに整形する整形器２８と、従来の電圧源２３の代りに
任意の電圧ＦＸを設定する電圧源２３Ａとを備える。
【００２１】次に、図１及び各部の動作波形をタイムチ
ャートで示す図２を参照して本実施の形態の動作につい
て従来と異なる部分を重点的に説明すると、追跡回路２
Ａのスイッチ回路２６には、上述のように、水平同期パ
ルスＨと発振信号ＶＦとが入力している。まず、水平同
期信号ＨＩの供給の当初は、ＰＬＬ回路１は信号ＨＩ，
ＶＦの同期が取れていないアンロック状態であり、後述
の動作により同期検出回路２６はＬレベルの同期検出信
号ＳＤをスイッチ回路２７に供給する。スイッチ回路２
６はこのＬレベルの同期検出信号ＳＤの供給に応答して
水平同期信号ＨＩを選択し、信号ＳＨとして整形器２８
に供給する。整形器２８はこの信号ＳＨを一定パルス幅
の信号に整形して信号ＴＨを生成して、周波数電圧変換
器２１に供給する。周波数電圧変換器２１は、信号ＴＨ
の周波数を電圧に変換し信号ＶＨを出力する。以下従来
と同様にＬＰＦ２２で積分し、電圧電流変換器２５で追
跡制御信号ＩＦを生成し、ＰＬＬ回路１の電流制御発振
器１５の制御を行う。これにより発振信号ＶＦの周波数
が入力水平同期信号ＨＩの周波数に近づきキャプチャレ
ンジ内に達すると、従来と同様にＰＬＬ回路１はロック
状態となり、これら信号ＨＩ，ＶＦは同期する。
【００２２】ＰＬＬ回路１がロック状態となると、水平
同期信号Ｈと発振信号ＶＦとの位相関係が逆転しこれに
より同期検出回路２６は同期検出信号ＳＤをＨレベルと
する。スイッチ回路２７は同期検出信号のＨレベルに応
答して発振信号ＶＦを選択するよう切替え、このＶＨ対
応の信号ＳＨを整形器２８に供給する。
【００２３】一般に、この種の映像表示装置では、ＰＬ
Ｌ回路１がアンロック状態のときは、画面が流れて見え
るため、内部でブランキングをかけて映像を表示しない
ようにしている。つまり、通常に映像を表示している時
は、必ず、水平同期入力信号ＨＩと発振信号ＶＦが同期
したロック状態であるので、追跡回路２の周波数電圧変
換器２１への供給信号を発振信ＶＦとしても問題無い。
【００２４】次に、同期検出回路２６の構成をブロック
で示す図３を参照すると、この同期検出回路２６は、入
力Ｄ端子に水平同期パルスＨの供給をクロック端子ＣＫ
に発振信号ＶＦの供給を受け出力Ｑを出力するＤ型のフ
リップフロップ２６１と、この出力Ｑをラッチして同期
検出信号ＳＤを出力するラッチ回路２６２とを備える。
【００２５】図２を再度参照して同期検出回路の動作に
ついて説明すると、図２（Ａ）はＰＬＬ回路１のアンロ
ック状態の動作を示し、整形器１１の出力の水平同期パ
ルスＨのＨレベル期間と発振信号ＶＦの立上りエッジす
なわち位相が一致しない。したがって、フリップフロッ
プ２６１の出力ＱはＬレべルとなり、ラッチ回路２６２
はこのＬレベルをラッチして同期検出信号ＳＤをＬレベ
ルとして出力する。
【００２６】一方、図２（Ｂ）に示すロック状態では、
信号ＨのＨレベル期間と信号ＶＦの立上りエッジとが一
致すなわち位相が一致しフリップフロップ２６１の出力
ＱはＨレべルとなり、ラッチ回路２６２はこのＨレベル
をラッチして同期検出信号ＳＤをＨレベルとして出力す
る。
【００２７】次に、本発明の第２の実施の形態を特徴付
ける追跡回路２Ｂを図１と共通の構成要素には共通の文
字／数字を用いて同様にブロックで示す図４を参照する
と、この図に示す本実施の形態の第１の実施の形態との
相違点は、周波数電圧変換器２１の代りに、入力信号Ｓ
Ｈを計数してカウント値Ｎを出力するカウンタと、カウ
ント値Ｎをデジタルアナログ変換して第１の実施の形態
の積分信号Ｆ２相当の信号Ｆ２を出力するＤＡ変換器４
０とを備えることである。
【００２８】本実施の形態では、ＰＬＬ回路１が同期し
た場合に、入力信号ＳＨが発振信号ＶＦに切替えられる
ので、信号Ｆ２の周波数電圧変換精度を向上することが
できる。
【００２９】周波数電圧変換器にカウンタを用いる場
合、上述したように、従来は、水平同期パルスＨを周波
数電圧変換していたので、垂直同期信号期間すなわち垂
直帰線期間に抜ける水平同期パルスに起因する誤差を防
止するには、１垂直同期期間内で周波数電圧変換をする
必要がある。もし、１垂直期間以上の期間で周波数電圧
変換を行うと垂直帰線期間中でもカウンタは動作してい
るため変換値に誤差が発生してしまう。例えば、水平同
期信号周波数を１００ＫＨｚ、垂直同期信号周波数を１
００Ｈｚ、垂直帰線期間中の水平同期信号数を１０パル
スとし、計数用基準信号２０ｍｓの期間内で周波数をカ
ウントする場合、この２０ｍｓ期間内での水平同期信号
は次式で表される。
【００３０】 ２０ｍｓ×１００ＫＨｚ−２０＝１９８０パルス したがって、２０パルス分のカウント誤差が発生してし
まう。この２０パルスは２０ｍｓ期間内に垂直帰線期間
が２回入るため、水平同期信号が２０パルス抜けるため
である。
【００３１】このようなカウント誤差を防止するために
は、上記基準信号を垂直同期期間よりも短く設定する必
要がある。ここで、垂直同期信号の周波数は水平同期信
号周波数が可変のマルチスキャンタイプの映像表示装置
の場合、例えば、４０〜１６０Ｈｚの間で変化するの
で、基準信号は最大周波数対応の１／１６０Ｈｚ＝６．
２５ｍｓよりも短くする必要がある。また垂直帰線期間
内に水平同期信号が入力されない条件も考慮すると、基
準信号の期間は６．２５ｍｓよりも短くする必要があ
り、５ｍｓ位が妥当な値となる。この場合の周波数検出
感度は次式のように、かなり低下する。
【００３２】１／５ｍｓ＝±２００Ｈｚ 本実施の形態では、ＰＬＬ回路１のロック状態のときは
カウンタ２９の入力は発振信号ＶＦに切替わるため、１
垂直期間内で周波数電圧変換を行う必要はないので、基
準信号を長くすればする程周波数変換精度を向上するこ
とが可能となる。例えば、基準信号を２０ｍｓにした場
合の周波数検出感度は次式のようになり検出感度が向上
する。
【００３３】１／２０ｍｓ＝±５０Ｈｚ また、本実施の形態の他の特徴は、従来及び第１の実施
の形態で付加されているＬＰＦ２２，電圧源２３／２３
Ａ，ダイオード２４が不要になることである。これは、
入力信号周波数をカウンタを用いて変換しているため、
ＬＰＦで高域成分除去や積分する必要が無く、また最低
発振周波数対応のフリーラン発振制御電圧はカウンタ値
の初期値で設定できるからである。
【００３４】次に、本発明の第３の実施の形態を特徴付
ける追跡回路２Ｃを図３と共通の構成要素には共通の文
字／数字を用いてブロックで示す図５を参照すると、こ
の図に示す本実施の形態の第２の実施の形態との相違点
は、水平同期信号ＨＩの入力の有無を判別し有無判別信
号Ｕをカウンタ２９に供給する有無判別回路４１を備え
ることである。
【００３５】図５，図１及び各部波形をタイムチャート
で示す図６を参照して本実施の動作について説明する
と、まず、水平同期信号ＨＩの入力が有る場合には有無
判別信号ＵはＨレベルとなりカウンタ２９は水平同期パ
ルスＨを計数し、ＤＡ変換器４０が対応する電圧信号Ｆ
２を出力する第２の実施の形態と同様の動作を行う。
【００３６】次に、水平同期信号ＨＩの入力が中断する
と（図のＨＩの３番目の信号）、有無判別器３１はこれ
を検出して有無検出信号ＵをＬレベルに変化させ、カウ
ンタ２９をフリーラン発振対応の一定の計数値を出力す
るよう切替る。この結果、ＤＡ変換器４０の出力信号Ｆ
２はフリーラン発振対応電圧値に変化し、この電圧Ｆ２
対応の制御信号Ｃにより、ＰＬＬ回路１の電流制御発振
器１５は、フリーラン発振周波数の発振信号ＶＦを出力
する。このフリーラン発振周波数はカウンタ２９の上記
一定計数値の設定により任意に設定できる。
【００３７】次に、本発明の第４の実施の形態を特徴付
ける追跡回路２Ｄをを図１，図５と共通の構成要素には
共通の文字／数字を用いて同様にブロックで示す図７を
参照すると、前述の第３の実施の形態が第２の実施の形
態の変形であるのに対し、本実施の形態は第１の実施の
形態に有無判別器３１を付加したものである。この場合
は有無判別信号Ｕを電圧源２３Ｂに供給し、この信号Ｕ
のレベルＬ／Ｈに対応して電圧源２３Ｂを動作／非動作
の切替を行う。水平同期信号ＨＩの入力が無いときの
み、電圧源２３Ｂが動作するので、出力電圧であるフリ
ーラン電圧信号ＦＸを任意の値に設定できる。したがっ
て、発振信号ＶＦのフリーラン発振周波数を任意に設定
できる。
【００３８】
【発明の効果】以上説明したように、本発明の映像表示
装置は、追跡回路が、位相ロックループ回路のアンロッ
ク状態のとき水平同期信号を選択入力信号として選択し
ロック状態のとき発振信号を上記選択入力信号として選
択するスイッチ回路を備えることにより、水平同期入力
信号と水平同期出力信号対応の発振信号とが同期してい
ないＰＬＬ回路のアンロック状態のときは水平同期パル
スを、ロック状態のときは上記発振信号をそれぞれ追跡
回路の周波数電圧変換器に供給し、発振周波数制御信号
を生成するので、複合映像信号等の垂直同期信号期間に
水同期信号が欠ける場合でも周波数変換誤差が発生する
ことがなく、水平同期出力信号の変動が生じないので、
この水平同期出力信号の変動に起因する表示画面上部で
の画像歪みが発生しないという効果がある。
【００３９】また、ＰＬＬ回路のロック状態では、発振
信号を用いて周波数電圧変換するので周波数変換用カウ
ンタの基準信号を１垂直期間内にする必要がなくなり任
意に長くすることができるので、周波数電圧変換精度を
向上できるという効果がある。
【００４０】さらに、水平同期信号が入力されない時に
任意のフリーラン発振周波数の設定が可能であるという
効果がある。
【図面の簡単な説明】
【図１】本発明の映像表示装置の第１の実施の形態を示
すブロック図である。
【図２】本実施の形態の映像表示装置における動作の一
例を示すタイムチャートである。
【図３】図１の同期検出回路の構成の一例をブロック図
である。
【図４】本発明の映像表示装置の第２の実施の形態を特
徴付ける追跡回路の構成を示すブロック図である。
【図５】本発明の映像表示装置の第３の実施の形態を特
徴付ける追跡回路の構成を示すブロック図である。
【図６】本実施の形態の映像表示装置における動作の一
例を示すタイムチャートである。
【図７】本発明の映像表示装置の第４の実施の形態を特
徴付ける追跡回路の構成を示すブロック図である。
【図８】従来の映像表示装置の一例を示すブロック図で
ある。
【図９】従来の映像表示装置における動作の一例を示す
タイムチャートである。
【符号の説明】
１ ＰＬＬ回路 ２，２Ａ，２Ｂ，２Ｃ，２Ｄ 追跡回路 ３ 出力回路 １１，２８ 整形器 １２，３３ 位相検知器 １３，２２，３４ ＬＰＦ １４ 電流加算器 １５ 電流制御発振器 ２１ 周波数電圧変換器 ２３，２３Ａ，２３Ｂ 電圧源 ２４ ダイオード ２５ 電圧電流変換器 ２６ 同期検出回路 ２７ スイッチ回路 ２９ カウンタ ３１ 移相器 ３２ 出力増幅器 ４０ ＤＡ変換器 ４１ 有無判別回路 ２６１ フリップフロップ ２６２ ラッチ回路
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.6，ＤＢ名) H04N 5/04 - 5/12 G09G 5/18 H03L 7/00 - 7/26

Claims (7)

    (57)【特許請求の範囲】
  1. 【請求項１】 供給を受けた水平同期信号の周波数に追
    従して発振信号を出力する位相ロックループ回路と、前
    記同期信号の周波数の変化時に所定捕捉範囲までの発振
    周波数の追跡のための追跡制御信号を出力する追跡回路
    と、前記発振信号の供給に応答して所定の出力レベルに
    増幅し水平出力信号を出力する出力回路とを備える映像
    表示装置において、 前記追跡回路が、前記位相ロックループ回路のアンロッ
    ク状態のとき前記水平同期信号を選択入力信号として選
    択しロック状態のとき前記発振信号を前記選択入力信号
    として選択するスイッチ回路を備えることを特徴とする
    映像表示装置。
  2. 【請求項２】 前記追跡回路が、前記スイッチ回路と、 前記選択入力信号を一定パルス幅に整形して整形同期信
    号を生成する整形回路と、 前記整形パルスの周波数を対応する電圧値の電圧信号に
    変換する周波数電圧変換回路とを備えることを特徴とす
    る請求項１記載の映像表示装置。
  3. 【請求項３】 前記追跡回路が、前記スイッチ回路と、 前記選択入力信号の周波数を計数し計数値を出力するカ
    ウンタと、 前記計数値をデジタルアナログ変換し対応する電圧値の
    電圧信号を出力するＤＡ変換回路とを備えることを特徴
    とする請求項１記載の映像表示装置。
  4. 【請求項４】 前記追跡回路が、前記位相ロックループ
    回路のアンロック状態及びロック状態のいずれであるか
    を検出し同期検出信号を出力する同期検出回路を備える
    ことを特徴とする請求項１記載の映像表示装置。
  5. 【請求項５】 前記追跡回路が、前記水平同期信号の有
    無を検出し有無判別信号を出力する有無判別回路と、 前記有無判別信号の供給に応答して予め定めた電圧値の
    電圧信号を出力する電圧源とを備えることを特徴とする
    請求項２記載の映像表示装置。
  6. 【請求項６】 前記追跡回路が、前記水平同期信号の有
    無を検出し有無判別信号を出力する有無判別回路を備
    え、 前記カウンタが、前記有無判別信号の供給に応答して予
    め定めた計数値を出力することを特徴とする請求項３記
    載の映像表示装置。
  7. 【請求項７】 前記同期検出回路が、クロック入力端子
    に前記発振信号の供給を受け信号入力端子に前記水平同
    期信号を一定パルス幅に整形した整形同期信号の供給を
    受けて前記整形同期信号の第１のレベルの期間の前記発
    振信号の前縁の検出に応答して一致信号を出力するフリ
    ップフロップと、 前記一致信号を保持して前記同期検出信号を生成するラ
    ッチ回路とを備えることを特徴とする請求項４記載の映
    像表示装置。
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Families Citing this family (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH1124030A (ja) * 1997-06-30 1999-01-29 Sony Corp 液晶駆動装置
US6177959B1 (en) * 1997-12-31 2001-01-23 Telecruz Technology, Inc. Circuit and method for generating a clock signal synchronized with time reference signals associated with television signals
KR100265710B1 (ko) * 1998-02-06 2000-09-15 윤종용 자동 트랙킹 조정 기능을 갖는 평판 디스플레이장치
KR100259265B1 (ko) * 1998-02-09 2000-06-15 윤종용 자동 코오스 조정 기능을 갖는 평판 디스플레이 장치
KR100287867B1 (ko) * 1998-12-31 2001-05-02 구자홍 디지털 텔레비전의 타이밍 복원 장치
US6438188B1 (en) * 1999-01-11 2002-08-20 Alcatel Usa Sourcing, L.P. Method and apparatus for a digitally controlled constant current source for phase adjustment of a synthesized clock
JP3367465B2 (ja) 1999-05-13 2003-01-14 日本電気株式会社 発振周波数調整装置
US6275072B1 (en) * 1999-10-07 2001-08-14 Velio Communications, Inc. Combined phase comparator and charge pump circuit
US6160861A (en) * 1999-10-22 2000-12-12 Motorola, Inc. Method and apparatus for a frequency modulation phase locked loop
US6674772B1 (en) * 1999-10-28 2004-01-06 Velio Communicaitons, Inc. Data communications circuit with multi-stage multiplexing
US6952431B1 (en) 1999-10-28 2005-10-04 Rambus Inc. Clock multiplying delay-locked loop for data communications
KR100365497B1 (ko) * 2000-12-15 2002-12-18 엘지.필립스 엘시디 주식회사 액정표시장치 및 그 구동방법
US7197659B2 (en) * 2001-09-28 2007-03-27 Intel Corporation Global I/O timing adjustment using calibrated delay elements
US6856358B1 (en) * 2002-01-16 2005-02-15 Etron Technology, Inc. Phase-increase induced backporch decrease (PIBD) phase recovery method for video signal processing
JP4379380B2 (ja) * 2005-04-28 2009-12-09 ソニー株式会社 水平レジスタ転送パルス生成回路及び撮像装置
US9584139B2 (en) * 2014-09-24 2017-02-28 Intel IP Corporation Phase tracker for a phase locked loop
CN107769772B (zh) * 2017-11-02 2023-09-01 中国科学院西安光学精密机械研究所 一种低晃动同步扫描电路系统

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5586212A (en) * 1978-12-22 1980-06-28 Sony Corp Frequency tracking circuit
JPS59164918U (ja) * 1983-04-21 1984-11-05 ソニー株式会社 ビデオ信号及びデイジタル信号の再生装置
US4660080A (en) * 1985-12-24 1987-04-21 Rca Corporation Synchronization circuit responsive to time-multiplexed signals
US4634939A (en) * 1985-12-24 1987-01-06 Rca Corporation Circuit synchronized by a signal at a deflection frequency
DE68915228T2 (de) * 1988-09-02 1994-12-15 Sanyo Electric Co Phasensynchronisierschaltung in einem Videosignalempfänger und Verfahren zur Herstellung der Phasensynchronisation.
US4933959A (en) * 1989-05-08 1990-06-12 Datatape Incorporated Tracking bit synchronizer
JPH02309778A (ja) * 1989-05-24 1990-12-25 Victor Co Of Japan Ltd クロック生成回路
JPH05207327A (ja) * 1992-01-27 1993-08-13 Mitsubishi Electric Corp 水平同期回路
US5381116A (en) * 1993-12-13 1995-01-10 Motorola, Inc. Method and apparatus for performing frequency tracking in an all digital phase lock loop
JPH07199891A (ja) * 1993-12-28 1995-08-04 Canon Inc 表示制御装置
US5825431A (en) * 1996-12-18 1998-10-20 Eastman Kodak Company H-sync to pixel clock phase detection circuit
US5889500A (en) * 1997-01-31 1999-03-30 Dynacolor Inc. Single chip display system processor for CRT based display systems

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