JP3120993B2 - 複合規格オン・スクリーン表示を有する映像制御装置 - Google Patents
複合規格オン・スクリーン表示を有する映像制御装置Info
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- H04N5/46—Receiver circuitry for the reception of television signals according to analogue transmission standards for receiving on more than one standard at will
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Description
【発明の詳細な説明】 （産業上の利用分野） 本発明は、マイクロプロセッサ（MPU）およびオン・
スクリーン表示（On Screen Display;OSD）を有する受
像機に関し、さらに詳しくは、MPUと一体化して搭載さ
れた複合規格のOSDに関する。
スクリーン表示（On Screen Display;OSD）を有する受
像機に関し、さらに詳しくは、MPUと一体化して搭載さ
れた複合規格のOSDに関する。
（従来の技術） 従来技術のテレビ受像機の場合、MPUは全ての機能、
例えば、色、同期等を制御するために使用される。オン
・スクリーン表示回路の全てを含む別のチップがMPUに
接続され、あらゆるオン・スクリーン表示を行う。従来
技術のOSDチップの各々は、特定のテレビ受像機で動作
するように設計され、すなわち、これは１つの特定の規
格で動作する。テレビ産業における代表的な世界規格に
はNTSC,PALおよびSECAMがある。さらに、これらの規格
の各々には多くの変形があり、これをここではマルチ・
ディフィニション（multi−definition）と呼び、この
マルチ・ディフィニションにはインターレース走査やプ
ログレッシブ走査はもちろん精細度を改良したTV（IDT
V），精細度を拡張したTV（EDTV），高精細度TV（HDT
V）がある。
例えば、色、同期等を制御するために使用される。オン
・スクリーン表示回路の全てを含む別のチップがMPUに
接続され、あらゆるオン・スクリーン表示を行う。従来
技術のOSDチップの各々は、特定のテレビ受像機で動作
するように設計され、すなわち、これは１つの特定の規
格で動作する。テレビ産業における代表的な世界規格に
はNTSC,PALおよびSECAMがある。さらに、これらの規格
の各々には多くの変形があり、これをここではマルチ・
ディフィニション（multi−definition）と呼び、この
マルチ・ディフィニションにはインターレース走査やプ
ログレッシブ走査はもちろん精細度を改良したTV（IDT
V），精細度を拡張したTV（EDTV），高精細度TV（HDT
V）がある。
（発明が解決しようとする課題） 各チップは１つの規格に対してのみ動作するので、多
くの種類のチップが製作されなければならない。また、
MPUによって実行可能な多くの機能はOSDチップ中でも複
製しなければならず、その結果、別の多くのハードウエ
アを必要とし、このためコストが上昇し、OSDチップの
サイズが大きくなる。
くの種類のチップが製作されなければならない。また、
MPUによって実行可能な多くの機能はOSDチップ中でも複
製しなければならず、その結果、別の多くのハードウエ
アを必要とし、このためコストが上昇し、OSDチップの
サイズが大きくなる。
複合規格テレビに生じる主要な問題の１つは、多数の
クロック周波数と同期周波数を設けなければならないこ
とである。一般的に、それぞれ受信した異なるテレビ信
号に同期することのできる複数の発振器を設けなければ
ならない。複数の発振器を設けると、多くのスペースと
費用が必要になる。
クロック周波数と同期周波数を設けなければならないこ
とである。一般的に、それぞれ受信した異なるテレビ信
号に同期することのできる複数の発振器を設けなければ
ならない。複数の発振器を設けると、多くのスペースと
費用が必要になる。
本発明の目的は、新規で改良した複合規格のOSD回路
を提供することである。
を提供することである。
本発明の目的は、マイクロプロセッサと複合規格オン
・スクリーン表示回路とを単一チップ上でモノリシック
に集積された受像機を提供することである。
・スクリーン表示回路とを単一チップ上でモノリシック
に集積された受像機を提供することである。
本発明の他の目的は、複合規格のOSD回路を搭載した
新規で改良したMPUチップを提供することである。
新規で改良したMPUチップを提供することである。
これらおよびその他の目的は、単一のチップに搭載し
たマイクロプロセッサと複合規格オン・スクリーン表示
回路を有する受像機によって実現される。
たマイクロプロセッサと複合規格オン・スクリーン表示
回路を有する受像機によって実現される。
（課題を解決するための手段） 本発明の好適な実施例において、複合規格のOSD回路
は、位相比較器と電圧制御発振器をその中に含むフェー
ズ・ロックド・ループ（phase locked loop）を有す
る。位相比較器の出力は、オン・スクリーン表示のジッ
タを実質的に除去するために加える所定のオフセット電
圧と共に、電圧制御発振器の周波数を制御するために加
えられる。フェーズ・ロックド・ループは、OSD回路の
他の回路に対して複数のクロック、すなわち同期信号を
与える。
は、位相比較器と電圧制御発振器をその中に含むフェー
ズ・ロックド・ループ（phase locked loop）を有す
る。位相比較器の出力は、オン・スクリーン表示のジッ
タを実質的に除去するために加える所定のオフセット電
圧と共に、電圧制御発振器の周波数を制御するために加
えられる。フェーズ・ロックド・ループは、OSD回路の
他の回路に対して複数のクロック、すなわち同期信号を
与える。
好適な実施例は、さらに多重システム検出回路を有
し、これは１フィールド内の水平線の本数をカウント
し、水平および垂直走査周波数を検出する。この情報に
よって、この多重システム検出回路は受信している規格
を判断すると共に特定の精細度を判断し、フェーズ・ロ
ックド・ループを制御して正しいクロックすなわち同期
信号を与える。
し、これは１フィールド内の水平線の本数をカウント
し、水平および垂直走査周波数を検出する。この情報に
よって、この多重システム検出回路は受信している規格
を判断すると共に特定の精細度を判断し、フェーズ・ロ
ックド・ループを制御して正しいクロックすなわち同期
信号を与える。
（実施例） 第１図は、特に本発明を実施する複合規格テレビ受像
機を示す。この説明を通して、「複合規格」という用語
は、種々の世界規格のテレビ・システム（例えば、NTS
C,PAL,SECAM等）および種々の複合精細度システム（例
えば、IDTV,EDTV,HDTV,インターレース走査，プログレ
ッシブ走査等）のいずれかまたは全てに関する。テレビ
受像機は、アンテナ10,同調回路11,IF12,カラー・デコ
ーダ13,CRT14,およびMPU15を有する。技術上周知のよう
に、MPU15はチャンネル（または動作周波数），表示の
色，および輝度，音量等その他の制御可能な特性を全て
制御する。リモコン装置16は、多くの制御可能な特性を
遠隔制御するためにMPU15と通信を行う。第１図は基本
的な構成部品のみを示し、多くの周知の周辺部品は簡略
化のため省略してある。
機を示す。この説明を通して、「複合規格」という用語
は、種々の世界規格のテレビ・システム（例えば、NTS
C,PAL,SECAM等）および種々の複合精細度システム（例
えば、IDTV,EDTV,HDTV,インターレース走査，プログレ
ッシブ走査等）のいずれかまたは全てに関する。テレビ
受像機は、アンテナ10,同調回路11,IF12,カラー・デコ
ーダ13,CRT14,およびMPU15を有する。技術上周知のよう
に、MPU15はチャンネル（または動作周波数），表示の
色，および輝度，音量等その他の制御可能な特性を全て
制御する。リモコン装置16は、多くの制御可能な特性を
遠隔制御するためにMPU15と通信を行う。第１図は基本
的な構成部品のみを示し、多くの周知の周辺部品は簡略
化のため省略してある。
第２図は、種々の構成部品を有するMPU15の詳細ブロ
ック図を示し、これらの構成部品は、この特定の実施例
では、全て単一の半導体チップ上に形成される。第２図
は、またMPU15に対する入力と出力を示すが、これらの
多くは当業者にとって周知であり、ここでは詳述しな
い。ここで論じるMPU15の主要部品は、CPU17と複合規格
オン・スクリーン表示（OSD）回路20である。
ック図を示し、これらの構成部品は、この特定の実施例
では、全て単一の半導体チップ上に形成される。第２図
は、またMPU15に対する入力と出力を示すが、これらの
多くは当業者にとって周知であり、ここでは詳述しな
い。ここで論じるMPU15の主要部品は、CPU17と複合規格
オン・スクリーン表示（OSD）回路20である。
尚、明細書中マイクロプロセッサの語はCPU17、メモ
リ装置および周辺装置から構成したものをいい、OSD20
を含まないものとし、MPU15とは区別して用いる。
リ装置および周辺装置から構成したものをいい、OSD20
を含まないものとし、MPU15とは区別して用いる。
第３図は、複合規格OSD回路20のブロック図をより詳
細に示す。回路20は、フェーズ・ロックド・ループ（PL
L）21,システム／モード検出回路22,水平カウンタ24,垂
直カウンタ25,水平位置遅延回路26,垂直位置遅延回路2
7,64文字のROM28,およびMPUインタフェース30を有す
る。PLL21は、受信した全ての規格のテレビ信号に対し
てOSD回路20を同期させるために使用する。本実施例に
おいて、受信したテレビ信号の水平フライバック・パル
ス部分の立ち上がり端は、PLL21を受信したテレビ信号
に同期させるために使用する。水平フライバック・パル
スは、またシステム／モード検出回路22に印加される。
PLL21からの出力信号は、水平カウンタ24,垂直カウンタ
25,および水平位置遅延回路26に与えられる。システム
／モード検出回路22は、PLL21,水平位置遅延回路26,水
平カウンタ24,垂直カウンタ25,およびMPUインタフェー
ス30にフラグを供給する。水平カウンタ24は、水平位置
遅延回路26とMPUインタフェース30に出力信号を与え
る。垂直カウンタ25はROM28およびMPUインタフェース30
に出力信号を与える。垂直位置遅延回路27は標準テレビ
信号から垂直フライバック・パルスを受信し、システム
／モード検出回路22および垂直カウンタ25に出力信号を
与える。ROM28はMPUインタフェース30から信号を受信
し、OSD回路20の残りの部分（図示せず）に信号を与
え、所定のオン・スクリーン表示を発生する。
細に示す。回路20は、フェーズ・ロックド・ループ（PL
L）21,システム／モード検出回路22,水平カウンタ24,垂
直カウンタ25,水平位置遅延回路26,垂直位置遅延回路2
7,64文字のROM28,およびMPUインタフェース30を有す
る。PLL21は、受信した全ての規格のテレビ信号に対し
てOSD回路20を同期させるために使用する。本実施例に
おいて、受信したテレビ信号の水平フライバック・パル
ス部分の立ち上がり端は、PLL21を受信したテレビ信号
に同期させるために使用する。水平フライバック・パル
スは、またシステム／モード検出回路22に印加される。
PLL21からの出力信号は、水平カウンタ24,垂直カウンタ
25,および水平位置遅延回路26に与えられる。システム
／モード検出回路22は、PLL21,水平位置遅延回路26,水
平カウンタ24,垂直カウンタ25,およびMPUインタフェー
ス30にフラグを供給する。水平カウンタ24は、水平位置
遅延回路26とMPUインタフェース30に出力信号を与え
る。垂直カウンタ25はROM28およびMPUインタフェース30
に出力信号を与える。垂直位置遅延回路27は標準テレビ
信号から垂直フライバック・パルスを受信し、システム
／モード検出回路22および垂直カウンタ25に出力信号を
与える。ROM28はMPUインタフェース30から信号を受信
し、OSD回路20の残りの部分（図示せず）に信号を与
え、所定のオン・スクリーン表示を発生する。
第４図は、PLL21を示し、本実施例においてこれは、
電圧制御発振器（VCO）35,分周器37,位相比較器39,オフ
セット回路40,ならびに位相比較器39および垂直カウン
タ25に選択した信号をゲートする２つのゲート42,43を
有する。VCO35は出力45を有し、これは本実施例では、
水平カウンタ24および分周器37に約14MHzの信号を与え
る。分周器37は２つの出力信号を導出し、これらはそれ
ぞれ約15KHzと31KHzである。これら２つの出力信号は、
ゲート42の入力へ直接に、ANDゲートとインバータを介
してゲート43の入力に供給される。MODE FLAGおよびそ
の反転したものは、システム／モード検出回路22からゲ
ート43へ与えられ、分周器37からの15KHzの信号または3
1KHzの信号のいずれかを選択するために使用される。ゲ
ート43からの選択された信号は、位相比較器39の第１入
力端子50に与えられ、またクロックすなわち同期信号と
して出力端子51にも与えられ、この出力端子は垂直カウ
ンタ25およびMPUインタフェース30に接続される。水平
フライバック・パルスは、位相比較器39の第２入力端子
52に与えられ、２つの入力信号の位相が比較される。位
相誤差は位相比較器39の出力に制御信号として現れ、VC
O35の出力周波数を制御するためにこれの制御入力に与
えられる。PLLのロック動作のため、本装置は、複合規
格テレビ信号のいずれに対してもロックし、また本装置
は、VCR,VTR,レーザデスク,TVゲーム，パソコン等から
の任意の規格のビデオ信号にも同期する能力を有する。
電圧制御発振器（VCO）35,分周器37,位相比較器39,オフ
セット回路40,ならびに位相比較器39および垂直カウン
タ25に選択した信号をゲートする２つのゲート42,43を
有する。VCO35は出力45を有し、これは本実施例では、
水平カウンタ24および分周器37に約14MHzの信号を与え
る。分周器37は２つの出力信号を導出し、これらはそれ
ぞれ約15KHzと31KHzである。これら２つの出力信号は、
ゲート42の入力へ直接に、ANDゲートとインバータを介
してゲート43の入力に供給される。MODE FLAGおよびそ
の反転したものは、システム／モード検出回路22からゲ
ート43へ与えられ、分周器37からの15KHzの信号または3
1KHzの信号のいずれかを選択するために使用される。ゲ
ート43からの選択された信号は、位相比較器39の第１入
力端子50に与えられ、またクロックすなわち同期信号と
して出力端子51にも与えられ、この出力端子は垂直カウ
ンタ25およびMPUインタフェース30に接続される。水平
フライバック・パルスは、位相比較器39の第２入力端子
52に与えられ、２つの入力信号の位相が比較される。位
相誤差は位相比較器39の出力に制御信号として現れ、VC
O35の出力周波数を制御するためにこれの制御入力に与
えられる。PLLのロック動作のため、本装置は、複合規
格テレビ信号のいずれに対してもロックし、また本装置
は、VCR,VTR,レーザデスク,TVゲーム，パソコン等から
の任意の規格のビデオ信号にも同期する能力を有する。
１つの実施例において、RCA社から販売されているHC4
046デジタル位相検出器IIが位相比較器39として使用さ
れる。この検出器は２つの入力パルスの立ち上がり端を
比較し、位相差パルスを発生し、このパルスは、フィル
タをかけられた後、各水平周期毎にVCO35の出力周波数
を修正するため、VCO35の制御入力に入力される。もし
２つの入力パルスが同じ周波数と位相であれば、これら
両方の入力パルスの立ち上がり端は重畳される。実際
は、両方の立ち上がり端が重畳した場合、両方の入力パ
ルスの位相のジッタが生じ、この領域はデジタル位相検
出器の不感帯と呼ばれる。位相のジッタは、出力パルス
の位相極性が連続的に反転するため、２つのパルスの立
ち上がり端が重畳する場合に生じる。オンスクリーン表
示上での位相反転の結果、文字が異なった場所に分離さ
れる。理想的には位相検出器は、不感帯の一端または他
端上のアナログ領域で動作すべきである。
046デジタル位相検出器IIが位相比較器39として使用さ
れる。この検出器は２つの入力パルスの立ち上がり端を
比較し、位相差パルスを発生し、このパルスは、フィル
タをかけられた後、各水平周期毎にVCO35の出力周波数
を修正するため、VCO35の制御入力に入力される。もし
２つの入力パルスが同じ周波数と位相であれば、これら
両方の入力パルスの立ち上がり端は重畳される。実際
は、両方の立ち上がり端が重畳した場合、両方の入力パ
ルスの位相のジッタが生じ、この領域はデジタル位相検
出器の不感帯と呼ばれる。位相のジッタは、出力パルス
の位相極性が連続的に反転するため、２つのパルスの立
ち上がり端が重畳する場合に生じる。オンスクリーン表
示上での位相反転の結果、文字が異なった場所に分離さ
れる。理想的には位相検出器は、不感帯の一端または他
端上のアナログ領域で動作すべきである。
この問題を解決するため、オフセット回路40がVCO35
の制御入力に取り付けられる。理想的には、これはPLL
の出力またはVCO入力に接続された電流発生器であるべ
きであるが、この特定の実施例では、オフセット回路40
は実質的に定電流源を有し、これは電源に接続された高
抵抗器である。VCO35の制御入力に適切な直流電流値、
例えば３マイクロアンペアを与えることによって、入力
端子52に与えられる入力パルスは、入力端子50に与えら
れる入力パルスに対し常に4.5マイクロ秒遅延される。
これは両方の立ち上がり端を不感帯から遠ざけ、全ての
文字からジッタが消える。与えられた電流の大きさは、
入力端子52に与えられたパルスに対して入力端子50に与
えられたパルスにオフセットを与え、電流が与えられる
場合、位相比較器39から負の出力パルスが導出され、電
流の供給が減少する場合、正のパルスが導出される（端
子50上のパルスは端子52上のパルスよりも遅れる）。入
力される電流が増加すればするほど（または減少すれば
するほど）、負（または正の）パルスは広くなる。ま
た、VCO35の制御入力に与えられる電流の大きさは、テ
レビ画面上の文字表示の中心を変化させる。本実施例の
場合、負のパルスが4.5マイクロ秒であると、最良の結
果の得られることが分かった。
の制御入力に取り付けられる。理想的には、これはPLL
の出力またはVCO入力に接続された電流発生器であるべ
きであるが、この特定の実施例では、オフセット回路40
は実質的に定電流源を有し、これは電源に接続された高
抵抗器である。VCO35の制御入力に適切な直流電流値、
例えば３マイクロアンペアを与えることによって、入力
端子52に与えられる入力パルスは、入力端子50に与えら
れる入力パルスに対し常に4.5マイクロ秒遅延される。
これは両方の立ち上がり端を不感帯から遠ざけ、全ての
文字からジッタが消える。与えられた電流の大きさは、
入力端子52に与えられたパルスに対して入力端子50に与
えられたパルスにオフセットを与え、電流が与えられる
場合、位相比較器39から負の出力パルスが導出され、電
流の供給が減少する場合、正のパルスが導出される（端
子50上のパルスは端子52上のパルスよりも遅れる）。入
力される電流が増加すればするほど（または減少すれば
するほど）、負（または正の）パルスは広くなる。ま
た、VCO35の制御入力に与えられる電流の大きさは、テ
レビ画面上の文字表示の中心を変化させる。本実施例の
場合、負のパルスが4.5マイクロ秒であると、最良の結
果の得られることが分かった。
分周器37は、16で分周を行うセクション55、14で分周
を行うセクション56、および２と４で分周を行うセクシ
ョン57を有する。セクション57は２つの出力端子60,61
を有し、それぞれの端子に約15KHzと31KHzの出力信号が
出力される。ゲート42は、このゲートに立てたSYSTEM
FLAG2（デジタルの１または０）に応答して２つの出力
信号の１つを選択し、垂直カウンタ25に選択した信号を
与える。ゲート43は、このゲートに立てたMODE FLAGま
たは反転MODE FLAGに応答して２つの出力信号の１つを
選択し、位相比較器39の入力50および水平カウンタ24に
選択した信号を与える。
を行うセクション56、および２と４で分周を行うセクシ
ョン57を有する。セクション57は２つの出力端子60,61
を有し、それぞれの端子に約15KHzと31KHzの出力信号が
出力される。ゲート42は、このゲートに立てたSYSTEM
FLAG2（デジタルの１または０）に応答して２つの出力
信号の１つを選択し、垂直カウンタ25に選択した信号を
与える。ゲート43は、このゲートに立てたMODE FLAGま
たは反転MODE FLAGに応答して２つの出力信号の１つを
選択し、位相比較器39の入力50および水平カウンタ24に
選択した信号を与える。
第５図は、システム／モード検出回路22の詳細ブロッ
ク図を示す。回路22の基本的な概念は、垂直周波数を得
るために連続する垂直フライバック・パルス間の水平線
の本数を数えることと、水平周波数を得るために連続す
る水平フライバック・パルス間の水平線の長さを固定周
波数によって測定することである。水平線をカウントす
るため、受信信号中の水平フライバック・パルスが３つ
のセクション66,67,68をそれぞれ有するカウンタ65のク
ロック入力に与えられる。セクション66は、水平フライ
バック・パルスを16で分周し、セクション67はこれを４
と８と16で分周し、セクション68はこれを２と４で分周
する。セクション67および68の種々の出力は、論理回路
70に供給され、この回路は第１表に掲げたウインドの内
いずれが数えた本数の走査線を有するかを決定する。
ク図を示す。回路22の基本的な概念は、垂直周波数を得
るために連続する垂直フライバック・パルス間の水平線
の本数を数えることと、水平周波数を得るために連続す
る水平フライバック・パルス間の水平線の長さを固定周
波数によって測定することである。水平線をカウントす
るため、受信信号中の水平フライバック・パルスが３つ
のセクション66,67,68をそれぞれ有するカウンタ65のク
ロック入力に与えられる。セクション66は、水平フライ
バック・パルスを16で分周し、セクション67はこれを４
と８と16で分周し、セクション68はこれを２と４で分周
する。セクション67および68の種々の出力は、論理回路
70に供給され、この回路は第１表に掲げたウインドの内
いずれが数えた本数の走査線を有するかを決定する。
論理回路70からの出力パルスは、１段のカウンタ72に
与えられ、このカウンタ72は、もしラインの本数が192
ないし288（15K/60Hz）の間であれば、出力を供給しな
い。カウンタ72は、もしラインの本数が288ないし416
（15K/50Hzまたは31K/100Hz）の間であれば、フリップ
フロップ73に出力を与える。カウンタ72は、もしライン
の本数が416ないし576（31K/60Hz）の間であれば、フリ
ップ・フロップ74に出力を与える。さらに、カウンタ72
は、もしラインの本数が576ないし704（31K/50Hz）の間
であれば、フリップ・フロップ73とフリップ・フロップ
74の両方に出力を与える。
与えられ、このカウンタ72は、もしラインの本数が192
ないし288（15K/60Hz）の間であれば、出力を供給しな
い。カウンタ72は、もしラインの本数が288ないし416
（15K/50Hzまたは31K/100Hz）の間であれば、フリップ
フロップ73に出力を与える。カウンタ72は、もしライン
の本数が416ないし576（31K/60Hz）の間であれば、フリ
ップ・フロップ74に出力を与える。さらに、カウンタ72
は、もしラインの本数が576ないし704（31K/50Hz）の間
であれば、フリップ・フロップ73とフリップ・フロップ
74の両方に出力を与える。
垂直フライバック・パルスは、入力端子75に与えら
れ、この端子はフリップ・フロップ73,74のクロック入
力に接続されると共に、インバータを介しフリップ・フ
ロップ76のクロック入力に接続される。これらのフリッ
プ・フロップはパルスの立ち上がり端でクロックされる
ので、垂直フライバック・パルスを反転することによっ
て、フライバック時間の終了時点でフリップ・フロップ
76がクロックされる。また、遅延した垂直フライバック
・パルスは、カウントが表示の長さのみであることを保
証するために使用してもよい。フリップ・フロップ76を
クロックすることによって、出力信号が導出されこの信
号によってカウンタ65のセクション66,67,68およびカウ
ンタ72をリセットする。したがって、これらのカウンタ
は第１の垂直フライバック・パルスの終了時点でカウン
トを開始する。
れ、この端子はフリップ・フロップ73,74のクロック入
力に接続されると共に、インバータを介しフリップ・フ
ロップ76のクロック入力に接続される。これらのフリッ
プ・フロップはパルスの立ち上がり端でクロックされる
ので、垂直フライバック・パルスを反転することによっ
て、フライバック時間の終了時点でフリップ・フロップ
76がクロックされる。また、遅延した垂直フライバック
・パルスは、カウントが表示の長さのみであることを保
証するために使用してもよい。フリップ・フロップ76を
クロックすることによって、出力信号が導出されこの信
号によってカウンタ65のセクション66,67,68およびカウ
ンタ72をリセットする。したがって、これらのカウンタ
は第１の垂直フライバック・パルスの終了時点でカウン
トを開始する。
第２の連続する垂直フライバック・パルスが端子75に
与えられる場合、このパルスの立ち上がり端によって、
カウンタ72からの出力信号はカウンタ72からフリップ・
フロップ73,74にクロックされる。もしカウンタ72から
の出力信号がフリップ・フロップ73にクロックされる
と、反転システム・フラグ１が出力端子77に与えられ
る。もしカウンタ72からの出力信号がフリップ・フロッ
プ74にクロックされると、信号がNORゲート78の１つの
入力に与えられる。第２垂直フライバック・パルスの立
ち下がり端によって、フリップ・フロップ76が切り替え
られ、これによって、フリップ・フロップ76の反転出力
はフリップ・フロップ76およびフリップ・フロップ80を
リセットする。フリップ・フロップ80は、ANDゲートを
介しカウンタ65のセクション67の８と16出力に接続さ
れ、カウントした水平線の本数が192未満である場合に
信号を発生する。第１表で説明したように、この低いカ
ウント数はラインの本数が異状であることを示す。フリ
ップ・フロップ80からの信号は、第２垂直フライバック
・パルスの立ち上り端によってフリップ・フロップ81に
クロックされ、フリップ・フロップ81はブランキング信
号を出力端子82に出力し、このブランキング信号はカラ
ー・デコーダ13に与えられる（第１図参照）。
与えられる場合、このパルスの立ち上がり端によって、
カウンタ72からの出力信号はカウンタ72からフリップ・
フロップ73,74にクロックされる。もしカウンタ72から
の出力信号がフリップ・フロップ73にクロックされる
と、反転システム・フラグ１が出力端子77に与えられ
る。もしカウンタ72からの出力信号がフリップ・フロッ
プ74にクロックされると、信号がNORゲート78の１つの
入力に与えられる。第２垂直フライバック・パルスの立
ち下がり端によって、フリップ・フロップ76が切り替え
られ、これによって、フリップ・フロップ76の反転出力
はフリップ・フロップ76およびフリップ・フロップ80を
リセットする。フリップ・フロップ80は、ANDゲートを
介しカウンタ65のセクション67の８と16出力に接続さ
れ、カウントした水平線の本数が192未満である場合に
信号を発生する。第１表で説明したように、この低いカ
ウント数はラインの本数が異状であることを示す。フリ
ップ・フロップ80からの信号は、第２垂直フライバック
・パルスの立ち上り端によってフリップ・フロップ81に
クロックされ、フリップ・フロップ81はブランキング信
号を出力端子82に出力し、このブランキング信号はカラ
ー・デコーダ13に与えられる（第１図参照）。
水平周波数を測定するため、本実施例ではCPU17から
出力される固定周波数である4MHzのクロック信号が、２
段カウンタ85（96で分周された）のクロック入力に与え
られる。信号HF−EDGEは、フリップ・フロップ（図示せ
ず）を水平フライバック・パルスでクロックすることに
よって発生され、カウンタ85をリセットするのに使用さ
れ、その結果、これは第１フライバック・パルスでカウ
ントを開始する。カウンタ85の出力はフリップ・フロッ
プ86のクロック入力に与えられ（２で分周される）、こ
のフリップ・フロッフ86は反転HF−EDGEパルスによって
リセットされる。フリップ・フロップ86の出力はフリッ
プ・フロップ87の入力に与えられ、このフリップ・フロ
ップ87は水平フライバック・パルスの立ち上がり端によ
ってクロックされる。フリップ・フロップ87の出力はMO
DE FLAGであり、これは、PLL21および水平カウンタ24
に接続される出力端子90に与えられる。フリップ・フロ
ップ87の反転出力はNORゲート78の第２入力に接続さ
れ、このゲートの出力はSYSTEM FLAG2であり、これは
出力端子91に与えられ、この端子はPLL21に接続され
る。本実施例では、SYSTEM FLAG2は通常デジタルＬす
なわち０信号であり、ヨーロッパの100Hzのテレビ信号
が受信された場合のみ、Ｈすなわち１になる。水平周波
数が20KHz未満のテレビ信号を受信した場合、MODE FLA
GはＬすなわち０となり、これは、水平周波数が21KHzよ
り高いテレビ信号を受信した場合、Ｈすなわち１にな
る。受信したテレビ信号の垂直周波数が60Hzである場
合、SYSTEM FLAG1はＬすなわち０となり、垂直周波数
が50Hzまたは100Hzの場合、これはＨすなわち１にな
る。
出力される固定周波数である4MHzのクロック信号が、２
段カウンタ85（96で分周された）のクロック入力に与え
られる。信号HF−EDGEは、フリップ・フロップ（図示せ
ず）を水平フライバック・パルスでクロックすることに
よって発生され、カウンタ85をリセットするのに使用さ
れ、その結果、これは第１フライバック・パルスでカウ
ントを開始する。カウンタ85の出力はフリップ・フロッ
プ86のクロック入力に与えられ（２で分周される）、こ
のフリップ・フロッフ86は反転HF−EDGEパルスによって
リセットされる。フリップ・フロップ86の出力はフリッ
プ・フロップ87の入力に与えられ、このフリップ・フロ
ップ87は水平フライバック・パルスの立ち上がり端によ
ってクロックされる。フリップ・フロップ87の出力はMO
DE FLAGであり、これは、PLL21および水平カウンタ24
に接続される出力端子90に与えられる。フリップ・フロ
ップ87の反転出力はNORゲート78の第２入力に接続さ
れ、このゲートの出力はSYSTEM FLAG2であり、これは
出力端子91に与えられ、この端子はPLL21に接続され
る。本実施例では、SYSTEM FLAG2は通常デジタルＬす
なわち０信号であり、ヨーロッパの100Hzのテレビ信号
が受信された場合のみ、Ｈすなわち１になる。水平周波
数が20KHz未満のテレビ信号を受信した場合、MODE FLA
GはＬすなわち０となり、これは、水平周波数が21KHzよ
り高いテレビ信号を受信した場合、Ｈすなわち１にな
る。受信したテレビ信号の垂直周波数が60Hzである場
合、SYSTEM FLAG1はＬすなわち０となり、垂直周波数
が50Hzまたは100Hzの場合、これはＨすなわち１にな
る。
第２表は、異なるシステム周波数に対応する各FLAGの
関係を表す。
関係を表す。
したがって、システム／モード検出回路22は、連続す
る垂直フライバック・パルスと各水平線によって表され
る水平周波数との間の水平線の数を正確に測定すること
によって、受信中の正確な複合規格テレビ信号を判定す
る。システム／モード検出回路22は、正しいクロックお
よび（または）同期周波数出力を発生するため、PLL21
内の分周器を適切に選択する出力信号を発生する。PLL2
1は受信した信号に同期され、PLL内の位相比較器によっ
て通常引き起こされるジッタは全てPLL21で除去され
る。OSDはいずれの複合規格テレビ信号でも動作するよ
う制御され、この回路は簡単であるため、MPUと同じチ
ップ上に組込み可能である。さらに、OSDとMPUは同じチ
ップ上にあるので、回路をさらに節約することが可能で
ある。例えば、25バイトの表示および制御用RAM30は、
データ、文字の色、背景の色、位置等を含む１本の水平
線に必要な全ての情報を含んでいる。表示発生するため
に各線が発生されるにしたがって、次のラインのために
MPUから表示および制御用RAMに新しい情報が移される。
このようにして、MPUに含まれるメモリと情報は、OSD中
のハードウエアを複製するよりも最大限に使用可能であ
る。
る垂直フライバック・パルスと各水平線によって表され
る水平周波数との間の水平線の数を正確に測定すること
によって、受信中の正確な複合規格テレビ信号を判定す
る。システム／モード検出回路22は、正しいクロックお
よび（または）同期周波数出力を発生するため、PLL21
内の分周器を適切に選択する出力信号を発生する。PLL2
1は受信した信号に同期され、PLL内の位相比較器によっ
て通常引き起こされるジッタは全てPLL21で除去され
る。OSDはいずれの複合規格テレビ信号でも動作するよ
う制御され、この回路は簡単であるため、MPUと同じチ
ップ上に組込み可能である。さらに、OSDとMPUは同じチ
ップ上にあるので、回路をさらに節約することが可能で
ある。例えば、25バイトの表示および制御用RAM30は、
データ、文字の色、背景の色、位置等を含む１本の水平
線に必要な全ての情報を含んでいる。表示発生するため
に各線が発生されるにしたがって、次のラインのために
MPUから表示および制御用RAMに新しい情報が移される。
このようにして、MPUに含まれるメモリと情報は、OSD中
のハードウエアを複製するよりも最大限に使用可能であ
る。
本発明の特定の実施例を図示し説明したが、当業者は
更にこれらを変更または改良することができる。したが
って、本発明をここで示した特定の形態に限定するもの
ではなく、添付の特許請求の範囲が本発明の精神と範囲
を逸脱しない全ての変形を包含することを意図する。
更にこれらを変更または改良することができる。したが
って、本発明をここで示した特定の形態に限定するもの
ではなく、添付の特許請求の範囲が本発明の精神と範囲
を逸脱しない全ての変形を包含することを意図する。
各図面を通して同一の符号は同一または相当の部品を
表す。
表す。
（発明の効果） 以上説明したように本発明によれば、マイクロプロセ
ッサと複合規格オン・スクリーン表示回路とを単一チッ
プ上でモノリシックに集積することができるので、規格
の異なる信号に対しても同一のチップで対応でき、設計
を簡素化することができ、余分な機能の除去が容易であ
り、多チップで同一の機能の達成する場合と比較して回
路のコスト、部品点数および基板面積の削減ができると
いう効果を有する。
ッサと複合規格オン・スクリーン表示回路とを単一チッ
プ上でモノリシックに集積することができるので、規格
の異なる信号に対しても同一のチップで対応でき、設計
を簡素化することができ、余分な機能の除去が容易であ
り、多チップで同一の機能の達成する場合と比較して回
路のコスト、部品点数および基板面積の削減ができると
いう効果を有する。
第１図は、本発明を実施するテレビ受像機の概略ブロッ
ク図である。 第２図は、第１図に示す改良したマイクロプロセッサの
詳細ブロック図である。 第３図は、第２図のすOSD回路の詳細ブロック図であ
る。 第４図は、第３図のフェーズ・ロックド・ループの概略
ブロック図である。 第５図は、第３図の複合システム検出回路の概略ブロッ
ク図である。 10……アンテナ、11……同調回路、 12……IF、13……カラー・デコーダ、 14……CRT、15……マイクロプロセッサ、 16……リモコン装置、17……CPU、 20……複合規格オン・スクリーン表示、 21……フェーズ・ロックド・ループ（PLL）、 22……システム／モード検出回路、 24……水平カウンタ、25……垂直カウンタ、 26……水平位置遅延回路、 27……垂直位置遅延回路、28……文字ROM、 35……電圧制御発振器（VCO）、37……分周器、 39……位相比較器、55,56,57……分周器、 65……カウンタ、70……論理回路、 72……カウンタ、73,74,76,80,81,86,87……フリップ・
フロップ、 78……NORゲート、85……２段カウンタ。
ク図である。 第２図は、第１図に示す改良したマイクロプロセッサの
詳細ブロック図である。 第３図は、第２図のすOSD回路の詳細ブロック図であ
る。 第４図は、第３図のフェーズ・ロックド・ループの概略
ブロック図である。 第５図は、第３図の複合システム検出回路の概略ブロッ
ク図である。 10……アンテナ、11……同調回路、 12……IF、13……カラー・デコーダ、 14……CRT、15……マイクロプロセッサ、 16……リモコン装置、17……CPU、 20……複合規格オン・スクリーン表示、 21……フェーズ・ロックド・ループ（PLL）、 22……システム／モード検出回路、 24……水平カウンタ、25……垂直カウンタ、 26……水平位置遅延回路、 27……垂直位置遅延回路、28……文字ROM、 35……電圧制御発振器（VCO）、37……分周器、 39……位相比較器、55,56,57……分周器、 65……カウンタ、70……論理回路、 72……カウンタ、73,74,76,80,81,86,87……フリップ・
フロップ、 78……NORゲート、85……２段カウンタ。
フロントページの続き (72)発明者 ヒン・イップ・トン ホンコン、ツエン・ワン、ムック・ミ ン・ハ・ビレッジ16、ファースト・フロ アー (56)参考文献 特開 昭63−7083（ＪＰ，Ａ) 特開 昭60−201781（ＪＰ，Ａ) 特開 昭54−103603（ＪＰ，Ａ) 特開 昭63−286076（ＪＰ，Ａ)
Claims (5)
- 【請求項１】映像制御装置であって： 少なくとも３ビットの入力フラッグ信号に対応して規格
を特定できるテーブルを格納した記憶素子と、 前記記憶素子に結合されたCPU（17）と、 前記CPU（17）に単一チップ上で内部接続され、多重シ
ステム検出回路（22）から構成される複合規格オン・ス
クリーン表示回路（20）と、 から構成され、 前記多重システム検出回路（22）は、 映像受信信号中の水平フライバック・パルスを受信する
水平入力端子と、 前記映像受信信号中の垂直フライバック・パルスを受信
する垂直入力端子と、 前記水平入力端子に結合されたカウンタ手段（65,70,7
2）であって、前記映像受信信号の連続する垂直フライ
バック・パルス間の水平走査線の本数をカウントする、
カウンタ手段と、 前記水平フライバック・パルスを受信する測定手段（8
5）であって、前記CPUからの周波数源を使用して前記映
像受信信号の２つの連続する水平フライバック・パルス
間の長さを測定する測定手段と、 前記垂直入力端子、カウンタ手段および測定手段に結合
された双安定回路（73,74,76,86,87）であって、前記カ
ウンタ手段のカウントに従って前記映像受信信号の垂直
走査周波数を表すシステムフラッグ出力信号１およびシ
ステムフラッグ出力信号２を生成し、前記測定手段によ
る測定結果から前記映像受信信号のおおよその水平走査
周波数を示すモードフラッグ出力信号を生成する、双安
定回路と、 該双安定回路で生成された、システムフラッグ出力信号
１、システムフラッグ出力信号２およびモードフラッグ
出力信号からなる３ビットのフラッグ出力信号を出力
し、前記CPUに結合された出力端子と、 から成り、 前記CPU（17）が前記出力端子からの少なくとも３ビッ
トのフラッグ出力信号を受信して、該フラッグ出力信号
に基づき前記テーブルに従って世界各国のテレビ、シス
テムまたは複数精細度システムにおける規格を特定する
ことを特徴とする映像制御装置。 - 【請求項２】前記複合規格オン・スクリーン表示回路
（20）はさらに、 前記水平フライバック・パルスに同期した複数の選択可
能な基準信号を生成し、前記多重システム検出回路（2
2）からの前記フラッグ出力信号に基づき、前記基準信
号から前記規格に適した基準信号を選択し、該基準信号
を出力する、フェーズ・ロックド・ループ（21） から構成されることを特徴とする請求項１記載の映像制
御装置。 - 【請求項３】前記フェーズ・ロックド・ループ（21）
は、 制御入力を有する電圧制御発振器（35）と、 前記電圧制御発振器の制御入力に結合された出力端子を
有する位相比較器（39）と、 前記複合規格オン・スクリーン表示によって生成される
表示のジッタを減少させるため前記電圧制御発振器に結
合されるオフセット手段（40）と、 から構成されることを特徴とする請求項２記載の映像制
御装置。 - 【請求項４】前記双安定回路（73,74,76,86,87）は、 前記カウンタをリセットするように結合された出力端子
および前記映像受信信号の第１垂直フライバック・パル
スを受信するように結合された反転入力端子を有し、そ
の立ち下がり端に応答してリセット信号を与える第１双
安定回路（76）と、 前記カウンタからカウンタ出力信号を受信するように結
合され、さらに前記映像受信信号の連続する第２垂直フ
ライバック・パルスの立ち上がり端を利用して前記カウ
ンタ内に前記カウンタ出力信号がクロックされるように
さらに結合された入力端子を有し、前記システムフラッ
グ出力信号１、システムフラッグ出力信号２を与える出
力端子（77,91）を有する第２双安定回路（73,74）と、 前記測定手段（85）に結合され、前記測定手段による測
定結果から前記映像受信信号のおおよその水平走査周波
数を示すモードフラッグ出力信号を生成する第３双安定
回路（86,87）と、 から構成されることを特徴とする請求項１、２または３
記載の映像制御装置。 - 【請求項５】前記測定手段（85）は、周波数信号を受信
しカウントするように結合され、第１水平フライバック
・パルスに応答してカウントを開始し、連続する第２水
平フライバック・パルスに応答してカウントを終了する
ように接続されることを特徴とする請求項1,2,3,または
４記載に映像制御装置。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US07/340,639 US4962427A (en) | 1989-04-20 | 1989-04-20 | TV receiver including multistandard OSD |
| US340,639 | 1989-04-20 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0340673A JPH0340673A (ja) | 1991-02-21 |
| JP3120993B2 true JP3120993B2 (ja) | 2000-12-25 |
Family
ID=23334306
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP02103261A Expired - Lifetime JP3120993B2 (ja) | 1989-04-20 | 1990-04-20 | 複合規格オン・スクリーン表示を有する映像制御装置 |
Country Status (6)
| Country | Link |
|---|---|
| US (1) | US4962427A (ja) |
| EP (1) | EP0393352B1 (ja) |
| JP (1) | JP3120993B2 (ja) |
| KR (1) | KR0146283B1 (ja) |
| DE (1) | DE69033160T2 (ja) |
| SG (1) | SG67898A1 (ja) |
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