JPH0793714B2 - メモリ読出し制御回路 - Google Patents
メモリ読出し制御回路Info
- Publication number
- JPH0793714B2 JPH0793714B2 JP61150867A JP15086786A JPH0793714B2 JP H0793714 B2 JPH0793714 B2 JP H0793714B2 JP 61150867 A JP61150867 A JP 61150867A JP 15086786 A JP15086786 A JP 15086786A JP H0793714 B2 JPH0793714 B2 JP H0793714B2
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- Japan
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- sync
- pulse
- address
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 この発明は文字情報を映像に重ねる場合に文字情報を格
納しておくメモリ（ビデオRAM）の読出し制御回路に関
する。
納しておくメモリ（ビデオRAM）の読出し制御回路に関
する。
映像に文字を重ねる場合、文字情報をビデオRAMに格納
しておいて、映像信号と同期してビデオRAMから文字情
報を読出して、両者を混合してモニタに供給することが
よく行われている。
しておいて、映像信号と同期してビデオRAMから文字情
報を読出して、両者を混合してモニタに供給することが
よく行われている。
ここで、映像信号の種類が変わると、走査線の数が異な
るので基本クロックの周波数が変わり、モニタ画面上で
の文字の表示位置が意図した場所からずれてしまうこと
がある。例えば、NTSC映像信号では走査線数は525本
（基本クロックの周波数は14.3MHz）であり、PAL映像信
号では走査線数は625本（基本クロックの周波数は17.7M
Hz）である。そのため、ビデオRAMからPAL映像信号に同
期して文字情報を読出した場合、モニタ画面での文字の
表示位置はNTSC映像信号に同期して読出した場合に比べ
て左上に寄ってしまう。
るので基本クロックの周波数が変わり、モニタ画面上で
の文字の表示位置が意図した場所からずれてしまうこと
がある。例えば、NTSC映像信号では走査線数は525本
（基本クロックの周波数は14.3MHz）であり、PAL映像信
号では走査線数は625本（基本クロックの周波数は17.7M
Hz）である。そのため、ビデオRAMからPAL映像信号に同
期して文字情報を読出した場合、モニタ画面での文字の
表示位置はNTSC映像信号に同期して読出した場合に比べ
て左上に寄ってしまう。
これを防ぐために、従来は、NTSC映像信号の場合とPAL
映像信号の場合とで別個のビデオRAM読出し制御回路を
必要としていた。
映像信号の場合とで別個のビデオRAM読出し制御回路を
必要としていた。
この発明は上述した事情に対処すべくなされたもので、
その目的は映像信号の種類が変わっても文字パターンを
記憶しているメモリの記憶文字を適切な位置に表示でき
るメモリ読出し制御回路を提供することである。
その目的は映像信号の種類が変わっても文字パターンを
記憶しているメモリの記憶文字を適切な位置に表示でき
るメモリ読出し制御回路を提供することである。
この発明によるメモリ読出し制御回路は文字信号を記憶
するビデオRAM26と、映像信号の種類に応じて水平同期
信号、垂直同期信号のパルス幅を伸長する伸長回路32、
34と、伸長回路32、34の出力に応じてビデオRAM26の読
出しアドレスを発生するカウンタ28、30と、ビデオRAM2
6から読出された文字信号を映像信号に加算するミキサ4
2を具備する。
するビデオRAM26と、映像信号の種類に応じて水平同期
信号、垂直同期信号のパルス幅を伸長する伸長回路32、
34と、伸長回路32、34の出力に応じてビデオRAM26の読
出しアドレスを発生するカウンタ28、30と、ビデオRAM2
6から読出された文字信号を映像信号に加算するミキサ4
2を具備する。
この発明によるメモリ読出し制御回路によれば、映像信
号の種類に応じてビデオRAM26の読出しアドレスとモニ
タ画面の位置関係が可変されるので、映像信号の種類に
よらずビデオRAM26のデータをモニタ画面の適切な位置
に表示できる。
号の種類に応じてビデオRAM26の読出しアドレスとモニ
タ画面の位置関係が可変されるので、映像信号の種類に
よらずビデオRAM26のデータをモニタ画面の適切な位置
に表示できる。
以下図面を参照してこの発明によるメモリ読出し制御回
路の一実施例を説明する。第１図は第１実施例のブロッ
ク図である。CPU10にアドレスバス18、データバス20を
介してRAM12、ROM14、キャラクタROM16が接続される。
アドレスバス18はアドレスバス切換回路22の第１入力端
子にも接続される。データバス20はデータバス切換回路
24の第１端子にも接続される。
路の一実施例を説明する。第１図は第１実施例のブロッ
ク図である。CPU10にアドレスバス18、データバス20を
介してRAM12、ROM14、キャラクタROM16が接続される。
アドレスバス18はアドレスバス切換回路22の第１入力端
子にも接続される。データバス20はデータバス切換回路
24の第１端子にも接続される。
アドレスバス切換回路22の出力端子はビデオRAM26のア
ドレス端子に接続される。ビデオRAM26にはデータバス
切換回路24の第１端子を介してキャラクタROM16からの
文字パターンが格納される。ビデオRAM22の容量は64バ
イト×256走査線であるとする。
ドレス端子に接続される。ビデオRAM26にはデータバス
切換回路24の第１端子を介してキャラクタROM16からの
文字パターンが格納される。ビデオRAM22の容量は64バ
イト×256走査線であるとする。
アドレスバス切換回路22の第２入力端子には垂直アドレ
スとしては垂直カウンタ28の出力が、水平アドレスとし
ては水平カウンタ30の出力が供給されている。
スとしては垂直カウンタ28の出力が、水平アドレスとし
ては水平カウンタ30の出力が供給されている。
垂直同期パルスVsyncが伸長回路32を介して伸長パルスV
sync′として垂直カウンタ28のクリア端子CLRに供給さ
れる。伸長回路32は垂直同期パルスVsyncのパルス幅を
伸長する回路であり、そのパルス幅は外付けのスイッチ
のオン、オフにより２種類に変化される。水平同期パル
スHsyncが垂直カウンタ28のクロック端子CLKに供給され
る。
sync′として垂直カウンタ28のクリア端子CLRに供給さ
れる。伸長回路32は垂直同期パルスVsyncのパルス幅を
伸長する回路であり、そのパルス幅は外付けのスイッチ
のオン、オフにより２種類に変化される。水平同期パル
スHsyncが垂直カウンタ28のクロック端子CLKに供給され
る。
水平同期パルスHsyncが伸長回路34を介して伸長パルスH
sync′としてORゲート36を介して水平カウンタ30のクリ
ア端子CLRに供給される。伸長回路34は伸長回路32と同
様の回路である。ORゲート36には伸長垂直同期パルスV
sync′も供給される。クロックパルスCLOCKが水平カウ
ンタ30のクロック端子CLKに供給される。クロックパル
スCLOCKの周波数はNTSC信号では7.16MHz、PAL信号では
8.87MHzである。
sync′としてORゲート36を介して水平カウンタ30のクリ
ア端子CLRに供給される。伸長回路34は伸長回路32と同
様の回路である。ORゲート36には伸長垂直同期パルスV
sync′も供給される。クロックパルスCLOCKが水平カウ
ンタ30のクロック端子CLKに供給される。クロックパル
スCLOCKの周波数はNTSC信号では7.16MHz、PAL信号では
8.87MHzである。
アドレスバス切換回路22、データバス切換回路24には切
換え制御信号として伸長垂直同期パルスVsync′が供給
される。
換え制御信号として伸長垂直同期パルスVsync′が供給
される。
ビデオRAM26には読出し／書込み切換え信号R/Wと、チッ
プセレクト信号CSが供給される。
プセレクト信号CSが供給される。
データバス切換回路24の第２端子からの出力は並列／直
列（P/S）変換器38に供給される。P/S変換器38は８ビッ
トの並列信号を１ビットの直列信号に変換する。クロッ
クパルスCLOCKがそのままP/S変換器38のクロック端子CL
Kに供給されるとともに、1/8分周器40を介してロード端
子LOADにも供給される。P/S変換器38のクリア端子CLRに
はORゲート36の出力が供給される。
列（P/S）変換器38に供給される。P/S変換器38は８ビッ
トの並列信号を１ビットの直列信号に変換する。クロッ
クパルスCLOCKがそのままP/S変換器38のクロック端子CL
Kに供給されるとともに、1/8分周器40を介してロード端
子LOADにも供給される。P/S変換器38のクリア端子CLRに
はORゲート36の出力が供給される。
P/S変換器38の出力はミキサ42により映像信号と加算さ
れ、図示せぬモニタへ供給される。
れ、図示せぬモニタへ供給される。
伸長回路32、34は同様な構成であり、一例として伸長回
路32の具体例を第２図に示す。Vsyncパルスがカウンタ5
0のクリア端子CLRに供給される。カウンタ50のクロック
端子CLkにはANDゲート52を介してクロックパルスCLOCK
が供給される。
路32の具体例を第２図に示す。Vsyncパルスがカウンタ5
0のクリア端子CLRに供給される。カウンタ50のクロック
端子CLkにはANDゲート52を介してクロックパルスCLOCK
が供給される。
カウンタ50の出力端子QA、QB、QC、QDのうち、QB、QDが
ANDゲート54、56を介してORゲート58の入力端子に接続
される。ANDゲート54の他方の入力端子には電源と接地
間に接続されるスイッチ60からの制御信号が供給され
る。ANDゲート56の他方の入力端子にはスイッチ60から
の制御信号の反転信号が供給される。ORゲート58の出力
信号が伸長垂直同期パルスVsync′となる。ORゲート58
の出力信号Vsync′はANDゲート52の他方の入力端子にも
供給される。
ANDゲート54、56を介してORゲート58の入力端子に接続
される。ANDゲート54の他方の入力端子には電源と接地
間に接続されるスイッチ60からの制御信号が供給され
る。ANDゲート56の他方の入力端子にはスイッチ60から
の制御信号の反転信号が供給される。ORゲート58の出力
信号が伸長垂直同期パルスVsync′となる。ORゲート58
の出力信号Vsync′はANDゲート52の他方の入力端子にも
供給される。
第２図の伸長回路において、第３図（ｂ）に示すような
Vsyncパルス（負パルス）が供給されると、カウンタ50
はクリアされる。そのため、QB、QD出力のOR信号である
Vsync′パルス（負パルス）も第３図（ｃ）、または第
３図（ｄ）に示すように出力開始される。
Vsyncパルス（負パルス）が供給されると、カウンタ50
はクリアされる。そのため、QB、QD出力のOR信号である
Vsync′パルス（負パルス）も第３図（ｃ）、または第
３図（ｄ）に示すように出力開始される。
Vsync′パルスが出力されると、ANDゲート52が導通され
るので、第３図（ａ）に示すようにカウンタ50のクロッ
ク端子CLKにクロックパルスCLOCKが供給される。これに
より、カウンタ50はカウント動作を開始する。
るので、第３図（ａ）に示すようにカウンタ50のクロッ
ク端子CLKにクロックパルスCLOCKが供給される。これに
より、カウンタ50はカウント動作を開始する。
カウント開始後、スイッチ60がオフの場合は第３図
（ｃ）に示すように４カウント目で出力されるQB出力に
よりANDゲート54の出力が“1"レベルになり、スイッチ6
0がオンの場合は第３図（ｄ）に示すように８カウント
目で出力されるQD出力によりANDゲート56の出力が“1"
レベルになり、Vsync′の発生が停止する。このよう
に、スイッチ60のオン、オフにより伸長回路の伸長幅を
可変できる。
（ｃ）に示すように４カウント目で出力されるQB出力に
よりANDゲート54の出力が“1"レベルになり、スイッチ6
0がオンの場合は第３図（ｄ）に示すように８カウント
目で出力されるQD出力によりANDゲート56の出力が“1"
レベルになり、Vsync′の発生が停止する。このよう
に、スイッチ60のオン、オフにより伸長回路の伸長幅を
可変できる。
第１実施例の動作を説明する。第１実施例は垂直帰線期
間、すなわちVsync′パルスが“0"レベルの期間は書込
み動作し、それ以外の期間は読出し動作する。
間、すなわちVsync′パルスが“0"レベルの期間は書込
み動作し、それ以外の期間は読出し動作する。
先ず、ビデオRAM26への文字パターンの書込みについて
説明する。書込み期間は、“0"レベルのVsync′パルス
に応じて、アドレスバス切換回路22はCPUアドレスバス1
8とビデオRAMアドレスバスとを接続し、データバス切換
回路24はCPUデータバス20とビデオRAMデータバスとを接
続する。
説明する。書込み期間は、“0"レベルのVsync′パルス
に応じて、アドレスバス切換回路22はCPUアドレスバス1
8とビデオRAMアドレスバスとを接続し、データバス切換
回路24はCPUデータバス20とビデオRAMデータバスとを接
続する。
モニタ上に表示されている画像の上に文字を表示したい
場合、画面上のカーソルを所望の位置に移動し、図示し
ないキーボード等から文字コードを入力する。入力され
た文字コードに対応する文字パターンがキャラクタROM1
6から読出され、データバス20、データバス切換回路24
を介してビデオRAM26に書込まれる。この時のビデオRAM
26の書込みアドレスはカーソルの位置に応じてCPU10に
より決定され、CPUアドレスバス18を介して供給され
る。
場合、画面上のカーソルを所望の位置に移動し、図示し
ないキーボード等から文字コードを入力する。入力され
た文字コードに対応する文字パターンがキャラクタROM1
6から読出され、データバス20、データバス切換回路24
を介してビデオRAM26に書込まれる。この時のビデオRAM
26の書込みアドレスはカーソルの位置に応じてCPU10に
より決定され、CPUアドレスバス18を介して供給され
る。
ここで、ビデオRAM22の容量は64バイト×256走査線ある
が、実際に文字が書込まれるのは40バイト×220走査線
とする。
が、実際に文字が書込まれるのは40バイト×220走査線
とする。
次に、第６図（ａ）〜（ｆ）に示したタイミングチャー
トを参照してビデオRAM26からのデータの読出し動作を
説明する。第６図（ａ）〜（ｆ）は複号映像信号がNTSC
信号の場合であるとする。この時、伸長回路32、34の外
付けのスイッチ60はオフされている。
トを参照してビデオRAM26からのデータの読出し動作を
説明する。第６図（ａ）〜（ｆ）は複号映像信号がNTSC
信号の場合であるとする。この時、伸長回路32、34の外
付けのスイッチ60はオフされている。
読出し期間は、“1"レベルのVsync′パルスに応じて、
アドレスバス切換回路22は垂直カウンタ28と水平カウン
タ30の出力をビデオRAMアドレスバスに接続し、データ
バス切換回路24はビデオRAMデータバスを外部データバ
ス（P/S変換器38に接続される）に接続する。ここで、
水平カウンタ30は６ビットカウンタ、垂直カウンタ28は
８ビットカウンタとし、第４図に示すように、水平カウ
ンタ30の出力がビデオRAMアドレスのA0〜A5に接続さ
れ、垂直カウンタ28の出力がビデオRAMアドレスのA6〜A
13に接続される。モニタ画面とビデオRAMのアドレスの
関係を第５図に示す。
アドレスバス切換回路22は垂直カウンタ28と水平カウン
タ30の出力をビデオRAMアドレスバスに接続し、データ
バス切換回路24はビデオRAMデータバスを外部データバ
ス（P/S変換器38に接続される）に接続する。ここで、
水平カウンタ30は６ビットカウンタ、垂直カウンタ28は
８ビットカウンタとし、第４図に示すように、水平カウ
ンタ30の出力がビデオRAMアドレスのA0〜A5に接続さ
れ、垂直カウンタ28の出力がビデオRAMアドレスのA6〜A
13に接続される。モニタ画面とビデオRAMのアドレスの
関係を第５図に示す。
第６図（ａ）は垂直同期パルスVsync、第６図（ｂ）は
その伸長パルスVsync′、第６図（ｃ）は水平同期パル
スHsync、第６図（ｄ）はその伸長パルスHsync′であ
る。第６図（ｅ）は水平カウンタ30の出力（水平アドレ
ス）、第６図（ｆ）は垂直カウンタ30の出力（垂直アド
レス）である。
その伸長パルスVsync′、第６図（ｃ）は水平同期パル
スHsync、第６図（ｄ）はその伸長パルスHsync′であ
る。第６図（ｅ）は水平カウンタ30の出力（水平アドレ
ス）、第６図（ｆ）は垂直カウンタ30の出力（垂直アド
レス）である。
伸長パルスVsync′が“0"レベルの時は垂直カウンタ28
はクリアされている。そのため、伸長パルスVsync′が
“0"レベルの期間に水平同期パルスHsyncが供給されて
も、垂直カウンタ28の出力は第６図（ｆ）に示すように
変化しない。そして、伸長パルスVsync′が“1"レベル
になってから、水平同期パルスHsyncに応じて垂直カウ
ンタ28の出力は第６図（ｆ）に示すように０から252ま
で増加する。すなわち、ビデオRAM26の読出し垂直アド
レスは垂直同期パルスVsyncが発生されてから伸長垂直
同期パルスVsync′のパルス幅に応じた時間だけ遅らさ
れて変化開始する。そのため、２本目の水平走査線の位
置にビデオRAM26内の第１本目の走査線情報が表示され
る。
はクリアされている。そのため、伸長パルスVsync′が
“0"レベルの期間に水平同期パルスHsyncが供給されて
も、垂直カウンタ28の出力は第６図（ｆ）に示すように
変化しない。そして、伸長パルスVsync′が“1"レベル
になってから、水平同期パルスHsyncに応じて垂直カウ
ンタ28の出力は第６図（ｆ）に示すように０から252ま
で増加する。すなわち、ビデオRAM26の読出し垂直アド
レスは垂直同期パルスVsyncが発生されてから伸長垂直
同期パルスVsync′のパルス幅に応じた時間だけ遅らさ
れて変化開始する。そのため、２本目の水平走査線の位
置にビデオRAM26内の第１本目の走査線情報が表示され
る。
伸長パルスVsync′、Hsync′のいずれかが“0"レベルの
時は水平カウンタ30はクリアされている。そのため、伸
長パルスVsync′、Hsync′のいずれかが“0"レベルの期
間にクロックパルスCLOCKが供給されても、水平カウン
タ30の出力は第６図（ｅ）に示すように変化しない。そ
して、伸長パルスVsync′、Hsync′の両方が“1"レベル
になってから、クロックパルスCLOCKに応じて水平カウ
ンタ30の出力は第６図（ｅ）に示すように０から60まで
増加する。すなわち、ビデオRAM26の読出し水平アドレ
スは水平同期パルスHsyncが発生されてから伸長水平同
期パルスHsync′のパルス幅に応じた時間だけ遅らされ
て変化開始する。これにより、各水平走査線内の左端か
ら所定数個目の画素の位置からビデオRAM26内の各走査
線情報が表示される。
時は水平カウンタ30はクリアされている。そのため、伸
長パルスVsync′、Hsync′のいずれかが“0"レベルの期
間にクロックパルスCLOCKが供給されても、水平カウン
タ30の出力は第６図（ｅ）に示すように変化しない。そ
して、伸長パルスVsync′、Hsync′の両方が“1"レベル
になってから、クロックパルスCLOCKに応じて水平カウ
ンタ30の出力は第６図（ｅ）に示すように０から60まで
増加する。すなわち、ビデオRAM26の読出し水平アドレ
スは水平同期パルスHsyncが発生されてから伸長水平同
期パルスHsync′のパルス幅に応じた時間だけ遅らされ
て変化開始する。これにより、各水平走査線内の左端か
ら所定数個目の画素の位置からビデオRAM26内の各走査
線情報が表示される。
また、伸長パルスVsync′、Hsync′のいずれかが“0"レ
ベルの時は伸長パルスP/S変換器38もクリアされている
ので、文字パターン信号は映像信号に加算されない。
ベルの時は伸長パルスP/S変換器38もクリアされている
ので、文字パターン信号は映像信号に加算されない。
以上により、ビデオRAM26内の文字パターンの表示位置
は垂直同期パルスVsync、水平同期パルスHsyncの伸長幅
に応じて決定されることがわかる。そのため、複号映像
信号がNTSC信号ではなくPAL信号の場合は、スイッチ60
をオンし伸長回路32、34の伸長幅を大きくし、ビデオRA
M26の読出しアドレスをNTSC信号の場合のモニタ画面の
中央付近に対応するアドレスに変換することができ、NT
SC信号の場合と同様な位置に表示させることができる。
は垂直同期パルスVsync、水平同期パルスHsyncの伸長幅
に応じて決定されることがわかる。そのため、複号映像
信号がNTSC信号ではなくPAL信号の場合は、スイッチ60
をオンし伸長回路32、34の伸長幅を大きくし、ビデオRA
M26の読出しアドレスをNTSC信号の場合のモニタ画面の
中央付近に対応するアドレスに変換することができ、NT
SC信号の場合と同様な位置に表示させることができる。
この発明の第２実施例の主要部を第７図に示す。第７図
は水平カウンタ30付近の回路図である。水平同期パルス
Hsyncが入力される伸長回路34の出力がインバータ72を
介してANDゲート74の第１入力端子に供給される。ANDゲ
ート74の第２入力端子にはクロックパルスCLOCKが供給
される。ANDゲート74の出力信号が水平カウンタ30のク
ロック端子CLKに入力される。水平カウンタ30のクリア
端子CLRにはORゲート76を介して水平同期パルスHsync、
伸長垂直同期パルスVsync′が供給される。
は水平カウンタ30付近の回路図である。水平同期パルス
Hsyncが入力される伸長回路34の出力がインバータ72を
介してANDゲート74の第１入力端子に供給される。ANDゲ
ート74の第２入力端子にはクロックパルスCLOCKが供給
される。ANDゲート74の出力信号が水平カウンタ30のク
ロック端子CLKに入力される。水平カウンタ30のクリア
端子CLRにはORゲート76を介して水平同期パルスHsync、
伸長垂直同期パルスVsync′が供給される。
このような構成によると、伸長回路34の出力Hsync′が
“0"レベルの時は水平カウンタ30へのクロック入力が阻
止され、第１実施例と同様にビデオRAM26の読出し水平
アドレスは遅らされて変化開始する。第１実施例では水
平カウンタ30のクリア期間を制御することにより、水平
アドレスの変化を遅延しているのに対して、第２実施例
では水平カウンタ30へのクロックの供給を制御すること
により、水平アドレスの変化を遅延している。これは、
垂直カウンタの制御に使用してもよい。
“0"レベルの時は水平カウンタ30へのクロック入力が阻
止され、第１実施例と同様にビデオRAM26の読出し水平
アドレスは遅らされて変化開始する。第１実施例では水
平カウンタ30のクリア期間を制御することにより、水平
アドレスの変化を遅延しているのに対して、第２実施例
では水平カウンタ30へのクロックの供給を制御すること
により、水平アドレスの変化を遅延している。これは、
垂直カウンタの制御に使用してもよい。
この発明は上述した実施例に限定されずに、種々変更可
能である。複号映像信号の種類としては、NTSC信号、PA
L信号に限らず、SECAM信号でもよいし、伸長回路の伸長
幅は２種類に限らず、３種類でもよい。
能である。複号映像信号の種類としては、NTSC信号、PA
L信号に限らず、SECAM信号でもよいし、伸長回路の伸長
幅は２種類に限らず、３種類でもよい。
以上説明したようにこの発明によれば、映像信号の種類
に応じてビデオRAMの読出しアドレスとモニタ画面の位
置関係が可変されるので、映像信号の種類によらずビデ
オRAMのデータをモニタ画面の適切な位置に表示できる
メモリ読出し制御回路が提供できる。
に応じてビデオRAMの読出しアドレスとモニタ画面の位
置関係が可変されるので、映像信号の種類によらずビデ
オRAMのデータをモニタ画面の適切な位置に表示できる
メモリ読出し制御回路が提供できる。
【図面の簡単な説明】 第１図はこの発明によるメモリ読出し制御回路の第１実
施例のブロック図、第２図は第１実施例の伸長回路の具
体的な回路図、第３図（ａ）〜（ｄ）は第２図の伸長回
路の動作を示す信号波形図、第４図は第１実施例のビデ
オRAMの書込みアドレスを説明する図、第５図は第１実
施例のモニタ画面とビデオRAMのアドレスの関係を示す
図、第６図（ａ）〜（ｆ）は第１実施例の読出し動作を
説明するタイミングチャート、第７図はこの発明による
メモリ読出し制御回路の第２実施例の主要部のブロック
図である。 10…CPU 22…アドレスバス切換回路 24…データバス切換回路 26…ビデオRAM 28…垂直カウンタ 30…水平カウンタ 32、34…伸長回路 42…ミキサ
施例のブロック図、第２図は第１実施例の伸長回路の具
体的な回路図、第３図（ａ）〜（ｄ）は第２図の伸長回
路の動作を示す信号波形図、第４図は第１実施例のビデ
オRAMの書込みアドレスを説明する図、第５図は第１実
施例のモニタ画面とビデオRAMのアドレスの関係を示す
図、第６図（ａ）〜（ｆ）は第１実施例の読出し動作を
説明するタイミングチャート、第７図はこの発明による
メモリ読出し制御回路の第２実施例の主要部のブロック
図である。 10…CPU 22…アドレスバス切換回路 24…データバス切換回路 26…ビデオRAM 28…垂直カウンタ 30…水平カウンタ 32、34…伸長回路 42…ミキサ
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 昭60−59883（ＪＰ，Ａ) 特開 昭60−185992（ＪＰ，Ａ) 特開 昭61−80983（ＪＰ，Ａ) 特開 昭60−203085（ＪＰ，Ａ) 特開 昭58−71784（ＪＰ，Ａ) 特開 昭57−174990（ＪＰ，Ａ)
Claims (3)
- 【請求項１】文字パターンを表示位置に対応したアドレ
スに記憶するメモリと、 映像信号の種類に応じて水平同期信号、垂直同期信号の
パルス幅をそれぞれ所定のパルス幅に伸長する手段と、 映像信号の種類に応じた周波数のクロックと前記伸長手
段の出力に応じて前記メモリの読出しアドレスを制御す
る手段と、 前記メモリから読出された文字パターンを映像に加算す
る手段を具備するメモリ読出し制御回路。 - 【請求項２】前記映像信号は基本クロック周波数と走査
線数が異なるNTSC信号、PAL信号、SECAM信号のいずれか
であり、前記伸長手段は基本クロック周波数に応じて水
平同期信号の伸長幅を制御し、走査線数に応じて垂直同
期信号の伸長幅を制御することを特徴とする特許請求の
範囲第１項に記載のメモリ読出し制御回路。 - 【請求項３】前記読出しアドレス制御手段は前記伸長手
段から水平同期信号、垂直同期信号の出力が終了してか
ら前記クロックに応じて読出しアドレスを変化させるこ
とを特徴とする特許請求の範囲第１項、または第２項に
記載のメモリ読出し制御回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61150867A JPH0793714B2 (ja) | 1986-06-27 | 1986-06-27 | メモリ読出し制御回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61150867A JPH0793714B2 (ja) | 1986-06-27 | 1986-06-27 | メモリ読出し制御回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS637083A JPS637083A (ja) | 1988-01-12 |
| JPH0793714B2 true JPH0793714B2 (ja) | 1995-10-09 |
Family
ID=15506112
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61150867A Expired - Lifetime JPH0793714B2 (ja) | 1986-06-27 | 1986-06-27 | メモリ読出し制御回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0793714B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4962427A (en) * | 1989-04-20 | 1990-10-09 | Motorola Inc. | TV receiver including multistandard OSD |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57174990A (en) * | 1981-04-20 | 1982-10-27 | Shinko Electric Co Ltd | Hard-copying machine |
| JPS5871784A (ja) * | 1981-10-26 | 1983-04-28 | Hitachi Ltd | 固体カラ−ビデオカメラの同期信号発生回路 |
| JPS6059883A (ja) * | 1983-09-13 | 1985-04-06 | Matsushita Electric Ind Co Ltd | テレビジョン受信機 |
| JPS60185992A (ja) * | 1984-03-05 | 1985-09-21 | 株式会社富士通ゼネラル | 画像の重畳装置 |
| JPS60203085A (ja) * | 1984-03-28 | 1985-10-14 | Hitachi Ltd | 文字放送受信機 |
| JPS6180983A (ja) * | 1984-09-28 | 1986-04-24 | Hitachi Naka Seiki Kk | デジタル画像メモリ装置 |
-
1986
- 1986-06-27 JP JP61150867A patent/JPH0793714B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS637083A (ja) | 1988-01-12 |
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