DE69033160T2

DE69033160T2 - OSD-Mehrnormfernsehempfänger

Info

Publication number: DE69033160T2
Application number: DE69033160T
Authority: DE
Inventors: Gerald W. Lunn; Hing Yip Tong
Original assignee: Motorola Inc
Current assignee: NXP USA Inc
Priority date: 1989-04-20
Filing date: 1990-03-15
Publication date: 2000-01-27
Anticipated expiration: 2010-03-16
Also published as: EP0393352A2; DE69033160D1; US4962427A; EP0393352A3; JP3120993B2; JPH0340673A; KR900017388A; EP0393352B1; KR0146283B1; SG67898A1

Description

Die vorliegende Erfindung bezieht sich auf einen Fernsehempfänger, der einen Mikroprozessor (MPU) und eine Auf-dem-Bildschirm-Anzeige (OSD) aufweist, und genauer gesagt auf eine Multistandard-OSD in Verbindung mit einem MPU.

Hintergrund der Erfindung

Bei Fernsehempfängern des Standes der Technik wird ein MPU zum Steuern aller Funktionen, z. B. der Farbe, der Synchronisation, etc., verwendet. Ein zusätzlicher Chip, der die gesamte OSD-Schaltungsanordnung enthält, ist mit der MPU gekoppelt und liefert jedwede Auf-dem-Bildschirm-Anzeigen. Jeder OSD-Chip des Standes der Technik ist dazu entworfen, mit einem spezifischen Fernsehempfänger zu arbeiten, das heißt, er arbeitet auf einem spezifischen Standard. Typische Weltstandards in der Fernsehindustrie enthalten NTSC, PAL und SECAM. Desweiteren gibt es viele Variationen bei jedem dieser Standards, die hier als Multi-Definitionen bezeichnet werden, wobei diese Multi-Definitionen enthalten: Improved Definition TV (IDTV); Extended Definition TV (EDTV); High Definition TV (HDTV); ebenso wie Zeilensprungverfahren und fortlaufende Abtastung.
Da jeder Chip nur in einem Standard arbeitet, muß eine große Vielfalt von Chips hergestellt werden. Außerdem müssen viele Funktionen, die durch den MPU ausgeführt werden können, in dem OSD-Chip dupliziert werden, und als Folge wird viel zusätzliche Hardware erforderlich, wodurch die Kosten und die Größe des OSD-Chips ansteigen.
Eines der Hauptprobleme, das in einem Multistandard-TV entsteht, ist das Vorsehen einer Vielzahl von Takt- und Synchronisationsfrequenzen. Im allgemeinen muß eine Mehrzahl von Oszillatoren vorgesehen werden, von denen jeder auf ein anderes empfangenes Fernsehsignal synchronisiert werden kann. Die Mehrzahl der Oszillatoren benötigt eine große Menge an Raum und Ausgaben.
Ein Artikel, der 'LSIs for Multistandard TV Receivers' genannt ist, der in IEEE Transactions on Consumer Electronics, Vol. CE-33, No. 3, August 1987, Seiten 444 bis 449 veröffentlicht ist, beschreibt ein Multistandard-TV-System, das einen Systemumschalt-LSI, einen Mehrfarben-LSI und einen Systemmikrocomputer, der OSD-Information von dem Mehrfarben-LSI über den Systemumschalt-LSI empfängt, aufweist.
Die europäischen Patentanmeldungen Nr. EP-A-0 162 443 und EP-A-0 142 244 geben Beispiele von Multistandard-TV-Empfängern.

Zusammenfassung der Erfindung

Es ist eine Aufgabe der vorliegenden Erfindung, einen neuen und verbesserten Fernsehempfänger anzugeben.
In Übereinstimmung mit der vorliegenden Erfindung wird eine Bildvorrichtung zum Empfangen von Multistandard-Bildsignalen angegeben, die einen Mikroprozessor und eine Multistandard-auf-dem-Bildschirm-Anzeige-Schaltungsanordnung zum Positionieren eines Bildes auf dem Anzeigebildschirm der Bildvorrichtung in Abhängigkeit von dem Standard des empfangenen Videosignales aufweist, wobei der Mikroprozessor und die Multistandard-auf-dem-Bildschirm-Anzeige- Schaltungsanordnung auf einem einzelnen Chip miteinander verbunden sind, wobei die Multistandard-auf dem-Bildschirm-Anzeige-Schaltungsanordnung aufweist:
einen Phasenregelkreis, der eine Mehrzahl von auswählbaren Ausgangssignalen aufweist, die eine Mehrzahl von Referenzen liefern, die in der Multistandard-auf- dem-Bildschirm-Anzeige-Schaltungsanordnung zum Betrieb in den verschiedenen Standards verwendet wird, und
eine Multisystem-Detektions-Schaltungsanordnung zum Detektieren des spezifischen Standards des Bildsignales, das durch die Bildvorrichtung empfangen wird, wobei die Multisystem-Detektionsschaltungsanordnung aufweist:
ein Zählermittel, das zum Empfangen eines Teiles des empfangenen Videosignales gekoppelt ist, wobei der Teil für horizontale Zeilen in dem empfangenen Bildsignal anzeigend ist, wobei das Zählermittel zum Zählen der Anzahl der horizontalen Zeilen zwischen aufeinanderfolgenden senkrechten Rücklaufpulsen des empfangenen Bildsignales und zum Liefern von Ausgangssignalen in Abhängigkeit von der Zählung, die für die vertikale Frequenz des empfangenen Bildsignales anzeigend sind, konstruiert ist; und
ein Meßmittel zum Messen der Zeit zwischen zwei aufeinanderfolgenden horizontalen Rücklaufpulsen des empfangenen Bildsignales unter Verwendung einer fixierten Frequenzquelle und zum Liefern eines Ausgangssignales, das für die ungefähre horizontale Abtastfrequenz des empfangenen Bildsignales anzeigend ist, bei der die Ausgangssignale von dem Zählermittel und dem Meßmittel eine Anzeige des spezifischen Standards des empfangenen Bildsignales liefern und an die Phasenregelkreis-Schaltungsanordnung zum Auswählen von vorbestimmten der Phasenregelkreisausgangssignale zum Liefern von geeigneten Referenzen für den detektierten spezifischen Standard geliefert werden.
In einer bevorzugten Ausführungsform der vorliegenden Erfindung enthält die Multistandard-OSD-Schaltungsanordnung einen Phasenregelkreis mit einem Phasenkomparator und einen spannungsgesteuerten Oszillator darin. Die Ausgabe des Phasenkomparators wird zum Steuern der Frequenz des spannungsgesteuerten Oszillators angelegt, zusammen mit einer vorbestimmten Offset- Spannung, die angelegt wird, um ein Zittern in der Auf-dem-Bildschirm-Anzeige im wesentlichen zu entfernen. Der Phasenregelkreis liefert eine Mehrzahl von Takt- oder Synchronisationssignalen an den Rest der OSD-Schaltungsanordnung.
Die bevorzugte Ausführungsform enthält weiter eine Multisystem-Detektions- Schaltung, die die Anzahl der horizontalen Zeilen in einem Feld zählt und die horizontale und vertikale Abtastfrequenz erfaßt. Mit dieser Information bestimmt die Multisystem-Detektions-Schaltung den empfangenen Standard ebenso wie die spezifische Definition und steuert die Phasenregelschaltung zum Liefern der korrekten Takt- oder Synchronisationssignale.

Kurze Beschreibung der Zeichnungen

Sich auf die Zeichnungen beziehend, in denen durch alle Figuren dieselben Zeichen dieselben Komponenten anzeigen:
Fig. 1 ist eine schematische Blockdarstellung eines Fernsehempfängers, der die vorliegende Erfindung ausführt;
Fig. 2 ist eine detailliertere Blockdarstellung/Ablaufdarstellung des verbesserten Mikroprozessors, der in Fig. 1 illustriert ist;
Fig. 3 ist eine detailliertere Blockdarstellung/Ablaufdarstellung der OSD- Schaltungsanordnung aus Fig. 2;
Fig. 4 ist eine schematische Blockdarstellung des Phasenregelkreises aus Fig. 3;
und
Fig. 5 ist eine schematische Blockdarstellung der Multisystem-Detekions- Schaltung aus Fig. 3.

Detaillierte Beschreibung der bevorzugten Ausführungsform

Insbesondere unter Bezugnahme auf Fig. 1, ein Multistandard-Fernsehempfänger ist illustriert, der die vorliegende Erfindung ausführt. Durch die ganze Beschreibung bezieht sich der Begriff "Multistandard" auf die verschiedenen Weltstandard-Fernsehsysteme (z. B. NTSC, PAL, SECAM, etc.) ebenso wie auf jedwedes oder alle der verschiedenen Multi-Definitionssysteme (IDTV, EDTV, HDTV, Zeilensprungverfahren, fortlaufende Abtastung, etc.). Der Fernsehempfänger enthält eine Antenne 10, einen Tuner 11, eine IF 12, einen Farbdekoder 13, eine CRT 14, und einen MPU 15. Wie in der Technik wohl bekannt ist, der MPU 15 steuert den Kanal (oder die Betriebsfrequenz), die Farbe der Anzeige und alle an deren steuerbaren Merkmale wie die Helligkeit, die Lautstärke, etc.. Eine Fernsteuerungseinheit 16 kommuniziert mit dem MPU 15 zur Fernsteuerung von vielen steuerbaren Merkmalen. Nur die grundlegenden Komponenten sind in Fig. 1 illustriert und viele wohlbekannte Peripheriekomponenten sind zur Vereinfachung weggelassen worden.
Fig. 2 illustriert eine detailliertere Blockdarstellung des MPU 15 mit den verschiedenen Komponenten, die in dieser spezifischen Ausführungsform alle auf einem einzelnen Halbleiterchip ausgebildet sind. Fig. 2 illustriert außerdem Eingaben in den und Ausgaben aus dem MPU 15, von denen viele hier nicht im Detail beschrieben werden, da sie den Fachleuten wohl bekannt sind. Die Hauptkomponenten des MPU 15, die hier zu diskutieren sind, sind eine CPU 17 und eine Multistandard-auf dem-Bildschirm-Anzeige(OSD)-Schaltungsanordnung 20.
Eine detailliertere Blockdarstellung der Multistandard-OSD-Schaltungsanordnung 20 ist in Fig. 3 illustriert. Die Schaltungsanordnung 20 enthält einen Phasenregelkreis (PLL) 21, eine System/Modus-Detektionsschaltung 22, einen horizontalen und einen vertikalen Zähler 24 bzw. 25, eine horizontale und eine vertikale Positionsverzögerungsschaltung 26 bzw. 27, einen 64-Zeichen-ROM 28 und eine MPU- Schnittstelle 30. Der PLL 21 wird zum Synchronisieren der OSD-Schaltungsanordnung 20 auf jedwedes empfangenes Standard-Fernsehsignal verwendet. Bei der vorliegenden Ausführungsform wird die führende Flanke des horizontalen Rücklaufpulsabschnittes eines empfangenen Fernsehsignales zum Synchronisieren des PLL 21 mit dem empfangenen Fernsehsignal verwendet. Der horizontale Rücklaufpuls wird außerdem an die System/Modus-Detektionsschaltung 22 angelegt. Die Ausgangssignale des PLL 21 werden an den horizontalen und den vertikalen Zähler 24 und 25 und die horizontale Positionsverzögerung 26 angelegt. Die System/ Modus-Detektionsschaltung 22 liefert Flags (= Kennzeichen) an den PLL 21, die horizontale Positionsverzögerung 26, den horizontalen und den vertikalen Zähler 24 und 25 und die MPU-Schnittstelle 30. Der horizontale Zähler 24 liefert Ausgangssignale an die horizontale Positionsverzögerungsschaltung 26 und die MPU-Schnittstelle 30. Die vertikale Positionsverzögerungsschaltung 27 empfängt vertikale Rücklaufpulse von dem Standard-Fernsehsignal und liefert Ausgangs signale an die System/Modusdetektionsschaltung 22 und den vertikalen Zähler 25. Der ROM 28 empfängt Signale von der MPU-Schnittstelle 30 und liefert Signale an die verbleibenden Abschnitte der OSD-Schaltungsanordnung 20 (nicht illustriert), zum Erzeugen der vorbestimmten Auf-dem-Bildschirm-Anzeige.
Fig. 4 illustriert den PLL 21, der bei dieser Ausführungsform einen spannungsgesteuerten Oszillator (VCO) 35, einen Teiler 37, einen Phasenkomparator 39, eine Offset-Schaltung 40 und zwei Gatter 42 und 43 zum Auftasten von ausgewählten Signalen auf den Phasenkomparator 39 und den vertikalen Zähler 25 enthält. Der VCO 35 weist einen Ausgang 45 auf, der bei dieser Ausführungsform ein ungefähr 14 MHz-Signal an den horizontalen Zähler 24 und den Teiler 37 liefert. Der Teiler 37 liefert zwei Ausgangssignale, die ungefähr 15 kHz bzw. 31 kHz haben. Die beiden Ausgangssignale werden direkt an Eingänge des Gatters 42 und über UND- Gatter und Inverter an Eingänge des Gatters 43 geliefert. Ein MODUSFLAG und die Invertierung desselben werden an das Gatter 43 von der System/Modus- Detektionsschaltung 22 geliefert und verwendet, um entweder das 15 kHz- oder das 31 kHz-Signal von dem Teiler 37 auszuwählen. Das ausgewählte Signal von dem Gatter 43 wird an einen ersten Eingangsanschluß 50 des Phasenkomparators 39 und außerdem als ein Takt- oder Synchronisationssignal an einen Ausgangsanschluß 51, der mit dem vertikalen Zähler 25 und der MPU-Schnittstelle 30 verbunden ist, geliefert. Der horizontale Rücklaufpuls wird an einen zweiten Eingangsanschluß 52 des Phasenkomparators 39 angelegt und die Phase der beiden Eingangssignale wird verglichen. Jedweder Fehler in der Phase erscheint als ein Steuersignal an einem Ausgang des Phasenkomparators 39 und wird an einen Steuereingang des VCO 35 zum Steuern der Ausgangsfrequenz desselben angelegt. Aufgrund der Verriegelungstätigkeit des PLL 21 wird die vorliegende Vorrichtung auf jedwedes der Multistandard-Fernsehsignale aufschalten und ist außerdem in der Lage, mit allen Nicht-Standard-Bildsignalen wie Signalen von einem VCR, einem TVR, einer Laserdisc, von TV-Spielen, von Personalcomputern, etc. zu synchronisieren.
In einer Ausführungsform wird ein HC-4046, der durch die RCA Corp. kommerziell vertrieben wird, Digitalphasendetektor II, als der Phasenkomparator 39 verwendet. Der Detektor vergleicht die ansteigenden Flanken der beiden Eingangspulse und erzeugt einen Phasendifferenzpuls, der nach einer Filterung in den Steuereingang des VCO 35 eingegeben wird, um die Ausgabefrequenz desselben bei jedem horizontalen Zyklus zu korrigieren. Die ansteigenden Flanken der beiden Eingangssignale werden überlagert, falls beide Eingangspulse auf gleicher Frequenz und Phase sind. Tatsächlich tritt ein Phasenzittern der beiden Eingangspulse auf, wenn die beiden ansteigenden Flanken überlagert werden, und dieser Bereich wird die tote Zone des Digitalphasendetektors genannt. Das Phasenzittern tritt auf, wenn die ansteigenden Flanken der beiden Pulse überlagert werden, weil die Phasenpolarität des Ausgangspulses kontinuierlich umgekehrt wird. Das Ergebnis der Phasenumkehrungen auf der Auf-dem-Bildschirm-Anzeige ist das Aufsplitten der Zeichen in versetzte Teile. Idealerweise sollte der Phasendetektor in dem analogen Bereich auf der einen oder anderen Seite der toten Zone arbeiten.
Um dieses Problem zu lösen, ist die Offset-Schaltung 40 an dem Steuereingang des VCO 35 angebracht. Diese sollte idealerweise ein Stromgenerator sein, der mit dem PLL-Ausgang oder dem VCO-Eingang verbunden ist, aber bei dieser spezifischen Ausführungsform enthält die Offset-Schaltung 40 eine Quelle für einen im wesentlichen konstanten Strom, die ein Widerstand mit einem hohen Wert ist, der mit einer Spannungsquelle verbunden ist. Mit einer geeigneten Menge eines Gleichstromes, zum Beispiel 3 Mikroampere, die in den Steuereingang des VCO 35 eingegeben wird, werden die Eingangspulse, die an den Eingangsanschluß 52 angelegt werden, um konstante 4.5 Mikrosekunden relativ zu den Eingangspulsen, die an den Eingangsanschluß 50 angelegt werden, verzögert. Dieses bewegt die beiden führenden Flanken weg von der toten Zone und alle Zeichen werden frei vom Zittern. Die Größe des eingegebenen Stromes versetzt den Puls, der an den Anschluß 50 angelegt wird, bezüglich des Pulses, der an den Anschluß 52 angelegt wird, und erzeugt einen negativen Ausgangspuls aus dem Phasenkomparator 39, wenn der Strom eingegeben wird, und einen positiven Ausgangspuls (der Puls am Anschluß 50 wird dem Puls am Anschluß 52 nachlaufen), wenn der Strom zurückgezogen wird. Je größer der eingegebene (oder zurückgezogene) Strom ist, desto breiter wird der negative (oder positive) Puls sein. Außerdem ändert die Größe des Stromes, der an den Steuereingang des VCO 35 angelegt wird, die Zentrierung der Zeichenanzeige auf dem Fernsehbildschirm. Bei der vorliegenden Ausführungsform wurde bestimmt, daß ein negativer Puls von 4.5 Mikrosekunden das beste Ergebnis ergibt.
Der Teiler 37 enthält einen Teile-durch-16-Abschnitt 55, einen Teile-durch-14- Abschnitt 56 und einen Teile-durch-2-und-4-Abschnitt 57. Der Abschnitt 57 weist zwei Ausgangsanschlüsse 60 und 61, die auf sich Ausgangssignale von ungefähr 15 kHz bzw. 31 kHz aufweisen. Das Gatter 42 wählt eines der beiden Ausgangssignale als Reaktion auf das Anlegen eines SYSTEMFLAG 2 (eine digitale Eins oder Null) an dieses aus und legt das ausgewählte Signal an den vertikalen Zähler 25 an. Das Gatter 43 wählt eines der beiden Ausgangssignale als Reaktion auf das Anlegen eines MODUSFLAG oder eines invertierten MODUSFLAG an dieses aus und liefert das ausgewählte Signal an den Eingang 50 des Phasenkomparators 39 und den horizontalen Zähler 24.
Unter Bezugnahme auf Fig. 5, eine detailliertere Blockdarstellung der System/Modus-Detektionsschaltungsanordnung 22 ist illustriert. Das grundlegende Konzept der Schaltungsanordnung 22 ist es, die Anzahl der horizontalen Zeilen zwischen zwei aufeinanderfolgenden senkrechten Rücklaufpulsen zu zählen, um die vertikale Frequenz zu erhalten und die Länge einer horizontalen Zeile zwischen zwei aufeinanderfolgenden horizontalen Rücklaufpulsen in Begriffen einer fixierten Frequenz zu messen, um die horizontale Frequenz zu erhalten. Zum Liefern der horizontalen Zeilenzählung werden die horizontalen Rücklaufpulse von dem empfangenen Signal an den Takteingang eines Zählers 65 geliefert, der drei Abschnitte 66, 67 bzw. 68 aufweist. Der Abschnitt 66 teilt die horizontalen Rücklaufpulse durch 16, der Abschnitt 67 teilt durch 4/8/16 und der Abschnitt 68 teilt durch 2/4. Die verschiedenen Ausgaben der Abschnitte 67 und 68 werden an eine Logikschaltung 70 angelegt, die bestimmt, welches der unten aufgelisteten Fenster die gemessene Anzahl von Zeilen enthält.

Vordefinierte Zeilenanzahlfenster

0-192 Abnormale Zeilenanzahl, alle Ausgaben austasten
102-288 15750/60Hz
288-416 15625/50Hz order 31250/100Hz
416-576 31,5 kHz/60Hz oder 33,75 kHz/60Hz (japanisches 1125 Zeilen-HDTV)
576-704 31,25 kHz/50Hz
Die Ausgangspulse von der Logikschaltung 70 werden an einen Einstufenzähler 72 angelegt, der keine Ausgabe liefert, falls die Zeilenanzahl zwischen 192-288 (15k/60Hz) ist; der Zähler 72 liefert eine Ausgabe an einen Flip-Flop 73, falls die Zeilenanzahl zwischen 288-416 (15k/50Hz oder 31k/100Hz) ist; und der Zähler 72 liefert eine Ausgabe an ein Flip-Flop 74, falls die Zeilenanzahl zwischen 416-576 (31k/60Hz) ist; und der Zähler 72 liefert eine Ausgabe an beide Flip-Flops 73 und 74, falls die Zahlenanzahl zwischen 576-704 (31 k/50Hz) ist.
Die vertikalen Rücklaufpulse werden an einen Eingangsanschluß 75 angelegt, der mit den beiden Takteingängen der Flip-Flops 73 und 74 und über einen Inverter mit dem Takteingang eines Flip-Flop 76 verbunden ist. Da die Flip-Flops bei der ansteigenden Flanke eines Pulses getaktet sind, taktet das Invertieren des vertikalen Rücklaufpulses den Flip-Flop 76 an dem Ende der Rücklaufzeit. Außerdem kann ein verzögerter vertikaler Rücklaufpuls verwendet werden, um sicherzustellen, daß die Zählung nur für die Länge der Anzeige erfolgt. Das Takten des Flip- Flops 76 erzeugt ein Ausgangssignal, das die Abschnitte 66, 67 und 68 des Zählers 65 und den Zähler 72 zurücksetzt. Derart beginnen diese Zähler das Zählen an dem Ende des ersten senkrechten Rücklaufpulses.
Wenn der zweite fortlaufende senkrechte Rücklaufpuls an den Anschluß 75 angelegt wird, taktet die führende Flanke die Ausgangssignale von dem Zähler 72 in die Flip-Flops 73 und 74. Falls ein Ausgangssignal von dem Zähler 72 in das Flip- Flop 73 getaktet wird, wird ein invertiertes SYSTEMFLAG 1 an einen Ausgangsanschluß 77 geliefert. Falls ein Ausgangssignal von dem Zähler 72 in das Flip- Flop 74 getaktet wird, wird ein Signal an einen Eingang eines NOR-Gatters 78 angelegt. Die nachlaufende Flanke des zweiten vertikalen Rücklaufpulses schaltet das Flip-Flop 76, was die invertierte Ausgabe desselben zum Zurücksetzen des Flip-Flops 76 und eines Flip-Flops 80 bringt. Das Flip-Flop 80 ist über ein UND- Gatter mit den 8/16-Ausgängen des Abschnittes 67 des Zählers 65 verbunden und liefert ein Signal, wenn die Anzahl der gezählten horizontalen Zeilen geringer als 192 ist. Wie in der obigen Aufzählung angegeben ist, zeigt dieser niedrige Zählwert eine abnormale Zeilenanzahl an. Signale von dem Flip-Flop 80 werden in ein Flip-Flop 81 durch die ansteigende Flanke des zweiten vertikalen Rücklaufpulses getaktet und das Flip-Flop 81 liefert ein Austastsignal auf einem Ausgangsanschluß 82, wobei dieses Austastsignal an den Farbdekoder 13 (siehe Fig. 1) angelegt wird.
Zum Messen der horizontalen Frequenz wird eine fixierte Frequenz, bei dieser Ausführungsform ein 4 MHz-Taktsignal von der CPU 17, an den Takteingang eines Zweistufenzählers 85 (geteilt durch 96) geliefert. Ein Signal HF-Flanke, das durch Takten eines Flip-Flops (nicht gezeigt) mit dem horizontalen Rücklaufpuls erzeugt wird, wird zum Zurücksetzen des Zählers 85 verwendet, so daß er das Zählen bei einem ersten horizontalen Rücklaufpuls startet. Die Ausgabe des Zählers 85 wird an dem Takteingang eines Flip-Flops 86 (teile durch 2) angelegt, das durch einen invertierten HF-FLANKE-Puls zurückgesetzt wird. Die Ausgabe des Flip-Flops 86 wird an den Eingang des Flip-Flops 87 angelegt, das durch die führende Flanke eines horizontalen Rücklaufpulses getaktet wird. Die Ausgabe des Flip-Flops 87 ist das MODUSFLAG und wird an einen Ausgangsanschluß 90 geliefert, der mit dem PLL 21 und dem horizontalen Zähler 24 verbunden ist. Der invertierte Ausgang des Flip-Flops 87 ist mit einem zweiten Eingang des NOR- Gatters 78 verbunden, dessen Ausgang ein SYSTEMFLAG 2 ist und an einen Ausgangsanschluß 91 geliefert wird, der mit dem PLL 21 verbunden ist. Bei der vorliegenden Ausführungsform ist das SYSTEMFLAG 2 normalerweise ein digital niedriges oder Null-Signal oder es ist nur hoch oder eine Eins, wenn ein europäisches 100 Hz-Fernsehsignal empfangen wird. Das MODUSFLAG ist ein niedriges oder eine Null, wenn ein Fernsehsignal mit einer horizontalen Frequenz, die kleiner als 20 kHz ist, empfangen wird, und ein hohes oder eine Eins, wenn ein Fern sehsignal mit einer horizontalen Frequenz, die größer als 21 kHz ist, empfangen wird. Das SYSTEMFLAG 1 ist ein niedriges oder eine Null, wenn die vertikale Frequenz des empfangenen Fernsehsignales gleich 60 Hz ist, oder ein hohes oder eine Eins, wenn die vertikale Frequenz gleich 50 Hz oder 100 Hz ist.
Die Tabelle - I listet die Beziehungen der FLAGs, die den verschiedenen Systemfrequenzen entsprechen, auf. Tabelle - I
Derart bestimmt die System/Modus-Detektionsschaltungsanordnung 22 das exakte Multistandard-Fernsehsignal, das empfangen worden ist, durch genaues Messen der Anzahl der horizontalen Zeilen zwischen aufeinanderfolgenden vertikalen Rücklaufpulsen und der horizontalen Frequenz, die durch jede horizontale Zeile repräsentiert wird. Die System/Modus-Detektionsschaltungsanordnung 22 liefert Ausgangssignale, die die richtigen Teile in dem PLL 21 auswählen, um die korrekten Takt- und/oder Synchronisierungsfrequenzausgaben zu liefern. Der PLL 21 wird mit dem empfangenen Signal synchronisiert und jedwedes Zittern, das normalerweise durch einen Phasenkomparator in einem PLL verursacht wird, wird in dem PLL 21 entfernt. Die OSD wird zum Arbeiten mit jedwedem Multi-Standard- Fernsehsignal gesteuert und kann aufgrund der Einfachheit der Schaltungsanordnung auf demselben Chip wie der MPU enthalten sein. Desweiteren können, da die OSD und der MPU auf demselben Chip sind, zusätzliche Einsparungen in der Schaltungseinordnung gemacht werden. Zum Beispiel enthält der 25 Byte Anzeige & Steuer RAM 30 alle Informationen, die für eine horizontale Zeile notwendig sind, inklusive der Daten, Farbe der Zeichen, Farbe des Hintergrundes, Position, etc.. So wie jede Zeile zum Erzeugen der Anzeige erzeugt wird, wird neue Information in den Anzeige & Steuer RAM von dem MPU für die nächste Zeile bewegt. Auf diese Weise kann der Speicher und die Information, die in dem MPU enthalten sind, in einem größeren Ausmaß benutzt werden, anstelle daß die Hardware in der OSD dupliziert wird.
Während wir spezifische Ausführungsformen der vorliegenden Erfindung gezeigt und beschrieben haben, werden den Fachleuten weitere Modifikationen und Verbesserungen einfallen.

Claims

1. Bildvorrichtung zum Empfangen von Multistandard-Bildsignalen, die einen Mikroprozessor (15) und eine Multistandard-auf-dem-Bildschirm-Anzeige- Schaltungsanordnung (20) zum Positionieren eines Bildes auf dem Anzeigebildschirm der Bildvorrichtung in Abhängigkeit von dem Standard des empfangenen Bildsignales aufweist, wobei der Mikroprozessor und die Multistandard-auf dem- Bildschirm-Anzeige-Schaltungsanordnung auf einem einzelnen Chip miteinander verbunden sind, wobei die Multistandard-auf-dem-Bildschirm-Anzeige- Schaltungsanordnung (20) aufweist:

einen Phasenregelkreis (21), der eine Mehrzahl von auswählbaren Ausgangssignalen hat, die eine Mehrzahl von Referenzen liefern, die in der Multistandard-auf dem-Bildschirm-Anzeige-Schaltungsanordnung zum Betrieb bei den verschiedenen Standards benutzt werden; und

eine Multisystem-Detektions-Schaltungsanordnung (22) zum Detektieren des spezifischen Standards des Bildsignales, das durch die Bildvorrichtung empfangen wird, wobei die Multisystem-Detektions-Schaltungsanordnung (22) aufweist:

ein Zählermittel (65, 70, 72, 73, 74, 76), das zum Empfangen eines Abschnittes des empfangenen Bildsignales verbunden ist, wobei der Abschnitt für horizontale Zeilen in dem empfangenen Bildsignal anzeigend ist, wobei das Zählermittel zum Zählen der Anzahl der horizontalen Zeilen zwischen zwei aufeinanderfolgenden vertikalen Rücklaufpulsen des empfangenen Bildsignales und zum Liefern von Ausgangssignalen in Abhängigkeit von der Zählung, die für die vertikale Frequenz des empfangenen Bildsignales anzeigend ist, konstruiert ist; und

ein Meßmittel (85) zum Messen der Zeit zwischen zwei aufeinanderfolgenden horizontalen Rücklaufpulsen des empfangenen Bildsignales unter Verwendung einer fixierten Frequenzquelle und zum Liefern eines Ausgangssignales, das für die ungefähre horizontale Abtastfrequenz des empfangenen Bildsignales anzeigend ist,

bei der die Ausgangssignale von dem Zählermittel (65) und dem Meßmittel (85) eine Anzeige des spezifischen Standards des empfangenen Bildsignales lie fern und an die Phasenregelkreisschaltungsanordnung (21) zum Auswählen von vorbestimmten der Phasenregelkreisausgangssignale zum Liefern geeigneter Referenzen für den detektierten spezifischen Standard geliefert werden.

2. Bildvorrichtung nach Anspruch 2, bei der der Phasenregelkreis (21) einen spannungsgesteuerten Oszillator (35) mit einem Steuereingang, einen Phasenkomparator (39) mit einem Ausgangsanschluß, der mit dem Steuereingang des spannungsgesteuerten Oszillators verbunden ist, und ein Offset-Mittel (40), das mit dem spannungsgesteuerten Oszillator gekoppelt ist, zum Liefern eines Offset-Stromes an den Steuereingang des spannungsgesteuerten Oszillators zum Reduzieren eines Zitterns in den Anzeigen, die durch die Multistandard-auf-dem-Bildschirm-Anzeige erzeugt werden, enthält.

3. Bildvorrichtung nach Anspruch 1 oder 2, bei der das Zählermittel (65, 70, 72, 73, 74, 76) enthält:

einen Zähler (65, 70, 72), der verbunden ist zum Empfangen und Zählen von horizontalen Rücklaufpulsen des empfangenen Bildsignales und zum Liefern eines Ausgangssignales als Reaktion darauf;

eine erste bistabile Schaltung (76), die einen Ausgangsanschluß, der zum Zurücksetzen des Zählers verbunden ist, und einen invertierten Eingangsanschluß (75), der zum Empfangen eines ersten Rücklaufpulses des empfangenen Videosignales und zum Liefern eines Ausgangssignales als Reaktion auf die ansteigende Flanke desselben verbunden ist, aufweist; und

eine zweite bistabile Schaltung (73, 74), die einen Eingangsanschluß, der zum Empfangen des Ausgangssignales von dem Zähler verbunden ist und weiter verbunden ist, um das Ausgangssignal durch das Anlegen der führenden Flanke eines zweiten aufeinanderfolgenden senkrechten Rücklaufpulses des empfangenen Videosignales eingetaktet zu bekommen, aufweist, wobei die zweite bistabile Schaltung (73, 74) Ausgangsanschlüsse (77, 91) zum Liefern der Ausgangssignale des Zählermittels aufweist.

4. Bildvorrichtung nach Anspruch 1, 2 oder 3, bei der das Meßmittel (85) zum Empfangen und Zählen eines fixierten Frequenzsignales verbunden ist, wobei der zweite Zähler weiter zum Beginnen des Zählens als Reaktion auf einen ersten horizontalen Rücklaufpuls und zum Stoppen des Zählens als Reaktion auf einen zweiten aufeinanderfolgenden horizontalen Rücklaufpuls verbunden ist.