DE3783255T2 - Fernsehwiedergabesystem. - Google Patents

Description

• Die Erfindung bezieht sich auf Fernseh-Anzeigesysteme, wie Systeme, die Halbbildspeicher (field memories) anwenden, die eingesetzt werden, um die Halbbildrate (field rate) von angezeigten Bildern zu vergrößern, wodurch die Sichtbarkeit von Flimmern reduziert wird.
• Die Schwelle der Wahrnehmbarkeit von Halbbild-Flimmer(n) in einem Fernseh- Anzeigesystem ist eine Funktion der Flimmerfrequenz und der Helligkeit der Anzeige. In den vergangenen Jahren wurde die Helligkeit von Anzeigen bis zu einem Punkt vergrößert, wo das erwähnte Flimmern sogar in Systemen mit relativ hohen Halbbildraten erkennbar wird (e.g. das NTSC 60 Hz System) und deutlich unangenehm in Systemen mit geringerer Halbbildrate wird (z. B. PAL 50 Hz System). Als Lösung bietet die US 4,322 750 (Lord et al) unter dem Titel /Fernseh-Anzeigesystem. eine Verdoppelung der Halbbildrate der angezeigten Bilder an (erteilt am 30. März 1982). In einem Beispiel des erwähnten Systems wird ein Video-Eingangssignal in einem Halbbildspeicher gespeichert. Jedes gespeicherte Halbbild (field) wird zweimal von dem Speicher zurückgewonnen oder /gelesen. und auf einer Anzeige mit doppelter Zeilenrate und doppelter Halbbildrate - gegenüber dem Eingangs-Videosignal - gescannt, wodurch die Flimmerfrequenz des angezeigten Bildes verdoppelt wird und die Sichtbarkeit dieses Flimmers damit reduziert ist.
• Lord et al haben erkannt, daß die Verdoppelung der Halbbildrate eines verschachtelten Signals (interlaced signal) durch Wiederholung von Halbbildern zu einer Nichtstandard- Halbbildsequenz von gerade-gerade-ungerade-ungerade (even-even-odd-odd, E-E-O-O) führt. Um die vertikale Auflösung der angezeigten Bilder zu erhalten, ist es wichtig, daß gerade Halbbilder (even fields) gerade Halbbilder überlagern und daß ungerade Halbbilder (odd fields) ungerade Halbbilder überlagern und daß gerade und ungerade Halbbilder verschachtelt werden, wenn das Doppel-Halbbildratensignal angezeigt wird. Gemäß der erwähnten Patentschrift wird vorgeschlagen, daß das erwähnte E-E-O-O Anzeige-Verschachtelungsmuster durch /Stören" (d. h. Versetzen bzw. Offsetting) der Horizontal-Abtast-Signalform um eine Halbzeile bei jedem anderen Halbbild realisiert werden kann. Als Alternative wird vorgeschlagen, die Vertikal-Signalform zu "stören" ("to perturb"). Die spezielle Signalform, die das US-Patent vorschlägt, um das Horizontal-Abtastsignal zu "stören", erfordert Halbzeilen-Abtastungen am Ende der ersten und dritten Halbbilder einer Vier-Halbbild-Sequenz, wobei die Halbzeilen- Abtastungen verschiedene Rücksetzpegel aufweisen.
• Speziell wird die Horizontal-Abtastung auf ihren Anfangspunkt zurückgesetzt, dies während der letzten Halbzeile des ersten Halbbildes der Folge, und sie wird zu ihrem Mittenpunkt-Pegel zurückgesetzt für die letzte Halbzeile des dritten Halbbildes der Folge. Ein Abtastmuster mit unterschiedlichen Rücksetzpegeln ist (aber) schwer zu realisieren, speziell in einem System mit hohen Halbbildraten.
• Das US-Patent beschreibt dagegen keine speziellen Mittel, um die horizontale oder vertikale Abtast-Signalform "zu stören". Allgemein ist es dagegen bekannt, daß Anzeige-Verschachtelungsmuster (interlace patterns) durch Hinzufügen eines Offset-Stromes in die Spule einer Bildröhre änderbar sind, wie es z. B. in der US 2,681 383 (Loe) beschrieben ist (erteilt am 15. Juni 1954). Die Verwendung dieser Ablenk-Offsetströme zur Steuerung der Verschachtelung hat allerdings bestimmte Nachteile, so insbesondere dann, wenn sie bei Systemen angewandt wird, die Flimmerreduzierung durch Halbbildwiederholung anwenden. In einem solchen System ist nämlich die Halbbildrate relativ hoch (z. B. 100 Hz für PAL oder 120 Hz für NTSC). Diese hohe Halbbildrate stellt höhere Anforderungen an die Ablenk-Schaltungskomponenten und erschwert den Entwurf der Offset-Stromquelle. Spezielle Kompensationsschaltungen für das Offset- Signal können dabei erforderlich sein, um die Verschachtelungsfehler zu reduzieren, die aufgrund von Hochspannungsänderungen entstehen, und um Zeilen-Paarung (line paring), schlechte Konvergenz (mis-convergence), Nadelkissenprobleme (pin cushion problems) und andere unerwünschte visuelle Störungen (Artefakte) zu vermeiden.
• Die EP 162 116-A1 beschreibt ein Fernseh-Anzeigesystem, in welchem ein verschachteltes Eingangs-Videosignal in einen Speicher geschrieben und von diesem Speicher mit einer Halbbildrate gelesen wird, die im wesentlichen der doppelten Halbbildrate des Eingangssignals entspricht, so daß ein geschriebenes Halbbild zweimal gelesen wird, wobei das System eine Anzeigeeinrichtung aufweist, auf welcher das Doppel-Halbbildraten-Signal angezeigt wird, und zwar in Übereinstimmung mit einem Vertikal-Synchronsignal, und in welchem System die Anzahl der Zeilen pro Halbbild in dem Doppel-Halbbildraten-Signal variiert, die Anzahl der Zeilen pro Halbbild des Eingangssignals aber mittelt, und bei dem das Vertikal-Synchronsignal Halbbildperioden für die Anzeigeeinrichtung festlegt, die in ihrer Länge variieren, jedoch im Mittel die halbe Halbbildperiode des Eingangssignals aufweist, wobei die Anzahl der Zeilen in einem gegebenen Halbbild des Doppel-Halbbildraten-Signals und die Zeitdauer für das gegebenen Halbbild von dem Vertikal-Synchronsignal spezifiziert wird, das so arrangiert ist, daß die geraden Halbbilder die geraden Halbbilder überlagern, daß sich ungerade Halbbilder ungeraden Halbbildern überlagern und daß gerade und ungerade Paare von Halbbildern verschachtelt sind (interlaced).
• Mit der vorliegenden Erfindung wird ein Fernseh-Anzeigesystem vorgeschlagen, in dem ein verschachteltes Eingangs-Videosignal in eine Speichereinrichtung geschrieben wird und von dieser Speichereinrichtung mit einer Halbbildrate gelesen wird, die im wesentlichen die doppelte Halbbildrate des Eingangssignals ist, so daß ein geschriebenes Halbbild zweimal gelesen wird. Das System hat eine Anzeigeeinrichtung (display means), auf welchem das Doppel-Halbbildraten-Signal angezeigt wird, und zwar in Übereinstimmung mit einem Doppel-Halbbildraten-Vertikal-Synchronsignal, wobei die Anzahl der Zeilen pro Halbbild in dem Doppel-Halbbildraten-Signal variiert, jedoch im Mittel die Anzahl der Zeilen pro Halbbild des Eingangssignals annimmt, und bei dem das Vertikal-Synchronsignal Halbbildperioden für die Anzeigeeinrichtung mit variierbarer Länge definiert, die jedoch im Mittel die Hälfte der Halbbildperiode des Eingangssignales annimmt, wobei die Anzahl der Zeilen in einem gegebenen Halbbild in dem Doppel-Halbbildraten-Signal und die Periode für das gegebene Halbbild von dem Vertikal-Synchronsignal spezifiziert werden, das so arrangiert ist, daß gerade Halbbilder sich geraden Halbbildern überlagern und ungerade Halbbilder sich ungeraden Halbbildern überlagern und gerade und ungerade Paare von Halbbildern verschachtelt sind. Dieses System wird dadurch charakterisiert, daß Abtast-Generatormittel vorgesehen sind, die abhängig von dem Vertikal-Synchronsignal sind, um ein Vertikal-Abtastsignal an die Anzeigemittel zu führen, das Sägezahnform aufweist, und das einen festen Startpunkt und ein Rücklauf-Zeitintervall hat, das kürzer ist, als das Intervall des Vertikal-Synchronsignals.
• In einem Ausführungsbeispiel der Erfindung wechselt die Anzahl der Zeilen pro Halbbild in dem Doppel-Halbbildraten-Signal ab (d. h. ein Zyklus von zwei Halbbildern), und zwar zwischen zwei Zahlen, wobei die eine größer als die Zahl der Zeilen pro Halbbild in dem Eingangssignal und die andere geringer ist. Vorzugsweise unterscheiden sich die beiden Zahlen um die Hälfte der Anzahl von Zeilen pro Halbbild des Eingangssignals. In diesem Ausführungsbeispiel wird das Vertikal-Synchronsignal in einem Zyklus mit vier Halbbildern wiederholt.
• In einer alternativen Gestaltung folgt die Anzahl der Zeilen pro Halbbild in dem Doppel- Halbbildraten-Signal einem Zyklus mit vier Halbbildern low-high-high-low, wobei "low" eine Zahl bedeutet, die geringer als die Anzahl der Zeilen pro Halbbild in dem Eingangssignal ist und "high" eine Zahl bedeutet, die größer als die Anzahl der Zeilen pro Halbbild in dem Eingangssignal ist. Das Vertikal-Synchronsignal wiederholt sich wiederum in einem Zyklus mit vier Halbbildern.
• Die beiden erwähnten Gestaltungen können so ausgeführt werden, daß nach dem zweimaligen Lesen eines geschriebenen Halbbildes das ausgelesene Doppel- Halbbildraten-Signal exakt dieselbe Zeit benötigt hat, die ein Halbbild des Eingangssignals benötigt. Dies kann vorteilhaft bei bestimmten Gestaltungen der Speichermittel sein, indem synchrone Lese- und Schreib- Steuersignale zugelassen werden, so daß sie von gemeinsamen Zeitgebersignalen (timing signals) bereitgestellt oder abgeleitet werden können.
• Wenn es akzeptierbar ist, daß die Lese- und Schreiboperationen nicht synchron sein müssen, kann die Anzahl der Zeilen pro Halbbild und das Vertikal-Synchronsignal längeren Zyklen folgen, z. B. acht Halbbildern oder sogar mehr.
• Im allgemeinen erscheint es wünschenswert, die folgenden Regeln zu berücksichtigen:
• (a) Jedes Halbbild in dem Doppel-Halbbildraten-Signal sollte eine ganze Zahl von Zeilen aufweisen.
• (b) Für das erste Halbbild in einem Paar von wiederholten Halbbildern in dem Doppel- Halbbildraten-Signal sollte die Halbbildperiode, die von dem Vertikal- Synchronsignal definiert wird, gleich der Periode des Halbbildes in dem Doppel- Halbbildraten-Signal sein.
• (c) Für das zweite Halbbild in einem Paar von wiederholten Halbbildern in dem Doppel-Halbbildraten-Signal sollte die Halbbildperiode, die von dem Vertikal- Synchronsignal definiert wird, sich unterscheiden, und zwar um die Hälfte einer Zeilenperiode von der Periode des Halbbildes in dem Doppel-Halbbildraten-Signal, wobei die Periode, die von dem Vertikal-Synchronsignal definiert wird, eine halbe Zeilenperiode kürzer für ungerade Halbbilder und eine halbe Zeilenperiode länger für gerade Halbbilder ist.
• Mit der vorliegenden Erfindung wird erreicht, daß ein Anzeigesystem mit Flimmerreduktion des halbbild-wiederholenden Typs ohne das Erfordernis (und die Komplexität) einer Vielzahl von Abtast-Rücksetzpegeln geschaffen wird und ebenfalls ohne die vorgenannten Probleme, die der Verwendung von Offset-Strömen in den Anzeige-Ablenksystemen anhaften.
• Ein - den Schutzbereich der Erfindung nicht beschränkendes - Beispiel wird mit Bezug auf die Zeichnung nunmehr erläutert:
• Fig. 1 ist ein Blockschaltbild eines Fernsehempfängers, als Beispiel der Erfindung;
• Fig. 2 ist ein Blockschaltbild, in welchem die Details der Speicherorganisation für den Empfänger nach Fig. 1 gezeigt werden;
• Fig. 3 ist ein Blockschaltbild, in dem die Details der Zeitgebereinheit gemäß Fig. 1 erläutert werden;
• Fig. 4a-4d sind Signalverläufe, die die Betriebsweise des Empfängers von Fig. 1 beschreiben;
• Fig. 5 ist ein vereinfachtes Blockschaltbild eines Vertikal-Abtastgenerators, der zur Verwendung im Empfänger gemäß Fig. 1 geeignet ist;
• Fig. 6 ist ein Signaldiagramm, welches die Betriebsweise des Abtastgenerators von Fig. 5 beschreibt;
• Fig. 7 und Fig. 8 stellen Detail-Schaltdiagramme eines Vertikal-Abtastgenerators dar, der für die Verwendung im Empfänger gemäß Fig. 1 geeignet ist.
• In den Figuren bezeichnen gleiche Bezugszeichen gleiche Elemente.
• Der Empfänger von Fig. 1 beinhaltet einen Tuner 10 mit einem Eingangsanschluß 12 zum Anschluß einer Antenne oder einer anderen Quelle eines Video-Eingangssignals und mit einem Ausgang zum Bereitstellen eines Basisband-Video-Ausgangssignals für einen Video-Prozessor 14. Zum Zwecke der Illustration wird angenommen, daß das Video- Signal dem PAL-Standard entspricht. Es soll jedoch betont werden, daß die Prinzipien der Erfindung auch mit anderen Standards von verschachtelten Video-Signalformaten vereinbar sind. Der Video-Prozessor 14 beinhaltet einen PAL-Decoder, der das Eingangssignal in Y, R-Y und B-Y-Komponentenform konvertiert. Das Signal könnte
• - wenn erwünscht - in R, G, B-Komponentenform verarbeitet werden. Jedoch haben R, G und B-Komponenten jeweils volle Video-Bandbreite, während die Farb- Differenzsignale (R-Y, B-Y) eine geringere Bandbreite aufweisen. Entsprechend kann ein Halbbildspeicher für Farb-Differenzsignale mit weniger Speicherelementen auskommen, als erforderlich wären, wenn R, O und B-Komponenten verarbeitet würden.
• Die Y-, R-Y- und B-Y-Komponentensignale werden mit den Filtern 16, 18 und 20 tietpaßgefiltert und zur Speicherung in einem Speicher 40 mit Analog-Digital (A/D)- Wandlern 22, 24 und 26 digitalisiert. Die Filter 16-20 minimieren Aliasing und besitzen Grenzfrequenzen (cutoff frequencies) von 7,5 MHz für das Y- und 2,8 MHz für die unangenehm Farbdifferenz-Signale R-Y und B-Y für das angenommene PAL- Eingangssignal. Für NTSC-Standardsignale wären niedrigere Grenzfrequenzen geeignet.
• Die Wandler 22-26 digitalisieren die tiefpaßgefilterten Komponenten mit 8-Bit Auflösung mittels eines Abtasttaktes (sampling clock) CL, der phasenstarr zu einem Vielfachen der Horizontal-Synchronisierung ist, um eine konstante Anzahl von Abtastwerten pro H- Zeile zu erhalten. Nach AID-Wandlung werden die digitalisierten Komponenten über Verzögerungseinheiten 28 beziehungsweise 30 und 32 an den Speicher 40 gegeben. Die Verzögerungseinheiten können variierbar sein und sind eingefügt, um die Verzögerungszeiten der drei Eingangssignalwege gleich zu machen. Die Farb- Differenzkomponenten R-Y und B-Y werden auf den Speicher 40 über einen Multiplex- Schalter (MUX) 34 gegeben, welcher durch ein Horizontal-Zeilenratensignal H gesteuert wird. Der Schalter 34 kombiniert die beiden 8 Bit breiten Farb-Differenzsignale zu einem einzigen 8 Bit breiten Signal, um die Speicheranforderungen an Speicher 40 zu minimieren.
• Wenn ein Halbbild des gemultiplexten 8-Bit-Signals und das 8-Bit-Luminanzsignal im Speicher 40 abgelegt werden, wird ein zuvor gespeichertes Halbbild durch Verwendung eines Lese-Taktsignals 2 CL der doppelten Schreib-Taktfrequenz CL zweimal ausgelesen. Dies verdoppelt die Halbbildrate (100 Hz für PAL, 120 Hz für NTSC) und reduziert somit die Wahrnehmbarkeit von Flimmern des auf der Anzeige-Einheit 60 dargestellten Signals. Ein Multiplex-Schalter 42 demultiplext die Farb-Differenzsignale, welche mit dem Luminanzsignal doppelter Halbbildrate mittels der Digital-Analog- Wandler 44-48 in analoge Form zurückgewandelt werden. Die Tiefpaßfilter 50-54 unterdrücken die Wiederholspektren nach der D/A-Wandlung, wobei geeignete Grenzfrequenzen 13,5 MHz für Luminanz und 6,75 MHz für Chrominanz sind. Die analogen Signale doppelter Halbbildrate werden dann für die Anzeige 60 in RGB-Form konvertiert, wobei diese Anzeige mit Horizontal(2HS)- und Vertikal(2VS)- Wobbelsignalen (sweep signals) "doppelter Geschwindigkeit" synchronisiert wird, welche von den Generatoren 62 beziehungsweise 64 geliefert werden.
• Zeitgeber-Signale zur Steuerung der Digitalwandler, des Speichers, der Schalter und der Abtastgeneratoren werden von der Zeitgeber-Einheit 70 geliefert, wie später detailliert beschrieben wird. Wie später erklärt wird, erzeugt die Einheit 70 bestimmte Zwei- Halbbild- und Vier-Halbbild-Pulssequenzen zur Speichersteuerung und Abtasterzeugung, die sicherstellen, daß gerade Halbbilder gerade und ungerade Halbbilder ungerade Halbbilder überlagern und gerade und ungerade Paare von Halbbildern bei der Anzeige des verdoppelten Halbbildraten-Signals verschachtelt werden (interlaced).
• Fig. 2 zeigt Details der Organisation des Speichers 40. Der Speicher enthält ein Paar Halbbildspeicher 202 und 204, jeweils mit einer daran gekoppelten Steuereinheit (206, 208), die Adressen und Steuerpulse liefert, so daß die Speicher als Mehrfachzeilenspeicher (multiple line stores) arbeiten. Pixel-Adressen werden durch Zählen der Taktsignale CL oder 2CL erzeugt, und Zeilenadressen werden durch Zählen der Zeilenraten-Signale H oder 2H erhalten. Das Vertikalraten-Signal V oder 2V wird zum Rücksetzen der Adressen und damit zum Auslösen eines Lese- oder Schreib-Zyklus benutzt. Die Wahl zwischen den Zeitgeber-Signalen H, V, CL normaler Rate und den Zeitgeber-Signalen 2H, 2V, 2CL doppelter Rate für die Steuereinheiten 206 und 208 wird durch die Schalter 210 und 212 getroffen. Diese Schalter werden von einem ungerade-gerade(O/E)-Halbbild-Erkennungssignal gesteuert, welches eine Halbbild- Erkennungseinheit (field identification unit) 214 erzeugt. Das ungerade-gerade-Signal wird auch an den Eingang der Lese/Schreib-Steuerung des Speichers 202 angelegt und über einen Inverter 216 außerdem an den Eingang der Lese/Schreib-Steuerung des Speichers 204.
• Im Betrieb wird beim Speichern eines Halbbildes in einem Speicher das zuvor im anderen Speicher abgelegte Halbbild zweimal ausgelesen. Das Ungerade-Gerade-Signal, das durch Horizontal- und Vertikal-Synchronisations-Einheit 214 erhalten wird, bestimmt, welcher Halbbildspeicher zum Schreiben und welcher zum Lesen verwendet wird. Dieses Signal (O/E) steuert auch die Schalter 210 und 212, welche die Signale normaler Rate CL, H und V mit dem speichernden Speicher verbinden und die Signale der doppelten Rate 2CL, 2H und 2V mit dem Speicher verbinden, der gerade gelesen wird. Am Beginn jedes Halbbildes wählt das Signal V den ersten Zeilenspeicher im Schreib-Speicher. Jede nachfolgende gespeicherte Zeile wird mittels des Signals H ausgewählt, und die Pixel werden mit dem Taktsignal CL eingetaktet. Das Auslesen geschieht in ähnlicher Weise. Das Signal 2CL taktet die gespeicherten Pixel aus dem Speicher. Das Signal 2V wählt die erste Zeile des zu lesenden Halbbildes aus, d. h., es löst den Lese-Zyklus aus. Das Signal 2H erhöht die Zeilenadresse, um das Halbbild zurückzugewinnen. Ein Halbbild im PAL-Standard besteht aus 312,5 Zeilen. Beim Auslesen mit doppelter Geschwindigkeit muß dieses Halbbild zusammen mit seiner Wiederholung aus 625 Zeilen bestehen. Ohne die Horizontal-Zeilenrate heraufzusetzen (upsetting), läßt sich dies dadurch realisieren, daß eines der beiden Halbbilder aus 312 Zeilen und das andere aus 313 Zeilen besteht. Der Speicher 40 wird mit Zeitgeber- Signalen von Einheit 70 versorgt, um die in Fig. 4A dargestellte Halbbild-Sequenz zu erhalten, in der 312 Zeilen im ersten Lese-Zyklus (Halbbilder A und B) und 313 Zeilen während des zweiten Lese-Zyklus (A' und B') erzeugt werden, wobei die 313. Zeile leer ist.
• Diese Halbbildsequenz 312-313-312-313 aus dem Speicher 40 wird erhalten, indem die Takte 0 bis 3 und 312 bis 315 in einem durch 625 teilenden Zeilenzähler in Einheit 70 decodiert werden, der 2H-Takte zählt. Das Decoderausgangssignal wird als das 2V-Lese- Steuersignal dem Speicher 40 zugeführt. Da, wie vorher beschrieben, das Signal 2V jeden Lese-Zyklus im Speicher 40 auslöst und das Decodersignal eine Periode von 312- 313 Zeilen besitzt, die sich in einem Zwei-Halbbild-Zyklus wiederholt, wird das Video- Ausgangssignal doppelter Rate die gleiche Anzahl von Zeilen und das aus zwei Halbbildern bestehende Wiederholmuster haben, wobei die letzte Zeile des zweiten Zyklus leer ist. Eine Leerzeile entsteht, weil eine Zeile mehr aus dem Speicher gelesen wird, als gespeichert wurde. Alternativ kann der Speicher für eine Zeile angehalten (paused) werden.
• Das Vertikal-Synchronsignal doppelter Halbbildrate 2V' für den Generator 64 besitzt ein anderes Puls-Muster, als das zum Auslösen der Lese-Zyklen des Speichers verwendete. Dies ist in Fig. 4B gezeigt, in der die gestrichelten Linien die "normalen" (d. h. äquidistanten) Vertikal-Synchronimpulse doppelter Rate mit einer Periode von 312,5 Zeilen darstellen. Die durchgezogene Linie zeigt das Signal 2V', welches periodisch in einem Zyklus von vier Halbbildern ist. Wie dargestellt, sind 312 Zeilen in Halbbild A, 312,5 Zeilen im wiederholten Halbbild A', 312 Zeilen im Halbbild B und 313,5 Zeilen im wiederholten Halbbild B'. Dieses Signal (2V') synchronisiert den Vertikal- Abtastgenerator 64, um die in Fig. 4C gezeigten Vertikal-Abtastsignalverläufe zu erzeugen, aus welchen die in Fig. 4D dargestellten Verschachtelungsmuster (interlace patterns) resultieren, in denen die ersten Halbbilder (A, A') sich ersten Halbbildern überlagern und die zweiten Halbbilder sich zweiten Halbbildern (B, B') überlagern, und in denen erste und zweite Halbbild-Paare (AA', BB') verschachtelt sind. Zum Vergleich illustrieren die gestrichelten Linien in Fig. 4D Abtastzeilen, welche bei äquidistanten anstelle von verschobenen Synchronimpulsen 2V' (Fig. 4B) resultieren würden. Um die sichere Aufnahme (registration) dargestellter Halbbilder zu gewährleisten, beginnt die vom Generator 64 bereitgestellte Sägezahn-Spannung von Fig. 4C immer mit demselben Wert, und alle Rücklaufzeiten (t0-t0', t1-t1', t2-t2', etc.) sind gleich. Der Generator 64 wird später im Detail beschrieben.
• Fig. 3 zeigt Details einer geeigneten Ausführung der Zeitgebereinheit 70. Das Luminanzsignal Y des Prozessors 14 wird an den Eingang 302 eines Synchron-Trenners (sync separator) 304 gelegt. Das Horizontal-Synchronausgangssignal (HS) des Trenners 304 wird an den Phasendetektor 306 einer phasenstarren Schleifen (PLL) gelegt, welche einen spannungsgesteuerten Oszillatorquarz (VCXO) 308, einen Frequenzverdoppler 310, einen durch 1135 teilenden Teiler 312 und einen durch zwei teilenden Teiler 314, in einer Schleife angeordnet, enthält. Im Betrieb dieses Teils der Einheit 70, wenn die Schleife (306-314) eingerastet (in lock) ist, schwingt der VCXO 308 mit einer 1135- fachen Frequenz der Horizontalfrequenz (HS). Diese Frequenz (17,734375 MHz) wird als Taktsignal CL für die A/D-Wandler 22-26 und als Pixel-Schreibtakt für den Speicher 40 verwendet und entspricht dem 4-fachen der PAL-Zwischenträger-Frequenz (subcarrier frequency) ohne 25 Hz-Offset, so daß der Takt zeilensynchron sein kann. Der Takt doppelter Rate 2CL für die D/A-Wandler 44-48 und Speicher-Leseoperationen wird vom Verdoppler 310 geliefert, welcher die Frequenz des Taktsignals CL verdoppelt. Die Verwendung eines VCXO 308 direkt mit der 2CL-Taktfrequenz ist weniger befriedigend, weil bei einer derart großen Frequenz der Steuerbereich des VCXO 308 relativ schmal sein kann. Die Verwendung eines Verdopplers zur Erzeugung des Signals 2CL erlaubt den Betrieb des VCXO 308 bei niedrigerer Frequenz und verbessert so den Steuerbereich. Das Signal 2CL wird mit dem Teuer 312 durch 1135 geteilt, um das Zeilensignal doppelter Rate 2H für den MUX-Schalter 42 und den Speicher 40 zu erzeugen. Das Signal 2H wird wiederum vom Teiler 314 durch zwei geteilt, um das Horizontal-Synchronsignal normaler Rate H zu liefern, welches im Phasendetektor 306 mit der Phase des vom Synchron-Trenner 304 gelieferten Signals HS verglichen wird, um die Steuerspannung für den VCXO 308 zu liefern. Der Einschluß aller frequenzändernden Elemente (Vervielfacher und Teiler) in die Schleife 306-314 gewährleistet - verglichen mit der alternativen Verwendung (externer) Vervielfacher und Teiler in offener Schleife - eine wohldefinierte Frequenz- und Phasen-Beziehung zwischen den Signalen CL, 2CL, H und 2H.
• Das Zeilensignal doppelter Rate 2H aus Teiler 312 wird mit dem Teiler 316 durch 625 geteilt, um das Vertikal-Synchronsignal V zu erzeugen, das die Schreib-Zyklen des Speichers 40 auslöst. Der Phasendetektor 318 vergleicht das Signal V mit dem vom Synchron-Trenner 304 erzeugten Vertikal-Synchronsignal VS und liefert ein Rücksetzsignal an den Teiler 316, um das Signal V mit dem Signal VS zu synchronisieren. Das die Lese-Zyklen des Speichers 40 auslösende Vertikalsignal doppelter Halbbildrate 2V wird vom Decoder 320 geliefert, welcher die Takte 0 bis 3 und 312 bis 315 des durch 625 teilenden Teilers 316 decodiert. Die Zeitspanne zwischen Pulsen alterniert daher auf Zwei-Halbbild-Basis zwischen 312 und 313 Zeilen, wie es erforderlich ist zum Auslösen der Speicher-Lesezyklen, wie zuvor beschrieben. Das Signal doppelter Halbbildrate 2V' für den Vertikal-Abtastgenerator 64 wird vom Decoder 322 geliefert, welcher das Ausgangssignal von Teiler 316 decodiert, um die Pulssequenz mit einer Vier-Halbbild-Sequenz von 312, 312,5, 312 und 313,5 Zeilenintervallen zu erzeugen (Fig. 4B). Die Halbzeilen-Intervalle können durch Verzögerungselemente im Decoder 322 erzeugt werden, und ein Halbbild-Zähler kann dazu benutzt werden, den richtigen decodierten Zeilen-Zählstand (line count) über die Vier-Halbbild-Sequenz (Folge) auszuwählen. Alternativ dazu kann das Signal 2H verdoppelt und durch 1250 geteilt werden, um eine direkte Decodierung über vier Halbbilder zu erlauben.
• Die unregelmäßig unterbrochenen (spaced) Vertikal-Synchronimpulse doppelter Rate (2V') für den Abtastgenerator 64 verursachen eine leichte Variation in der Abtastamplitude (Fig. 4C), welche wiederum dazu tendieren würde, eine Variation der Rücklaufzeiten über die Vier-Halbbild-Folge zu verursachen. Das gestrichelte Sägezahn- Signal in Fig. 6 zeigt die unbestimmte (undefined) Rasterposition, welche resultieren würde, wenn die Rücklaufzeit des Generators 64 nicht gesteuert wäre und AC-Kopplung für den Anzeige-Vertikal-Verstärker oder -Modulator verwendet würde. Der blockierbare (clamped) Sägezahngenerator in Fig. 5 enthält einen durch die Widerstände R0, R1, R2 und R3 vorgespannten (biased) Transistor Q2 als Stromquelle, um den Strom für den Sägezähn-Kondensator CO zu liefern, welcher parallel zur Leitungsstrecke eines Schalttransistors Q1 geschaltet ist. Dieser Generator erzeugt die in Fig. 6 als durchgezogene Linie dargestellte Raster-Abtastung mit dem passenden Offset von Halbbild zu Halbbild. Die vertikale Abtastung beginnt immer an der exakt gleichen Stelle auf dem Bildschirm, gesteuert durch die zeitlich verschobenen Vertikal- Synchronimpulse (2V').
• Im Betrieb leitet Transistor Q1 für die Dauer des Vertikal-Synchronimpulses, welcher direkt an die Q1-Basiselektrode (wie gezeigt) angelegt, oder durch ein Mono-Flop 502 aufbereitet (conditioned) werden kann. Wenn Q1 "an" ist, wird die Sägezahn-Spannung (VO, Fig. 6) auf Masse (plus die Sättigungsspannung von Q1) gezogen und somit beginnt die Rampe in jedem Halbbild bei derselben Spannung. Sollte die Entladezeit des Kondensators CO die Breite des Synchronimpulses 2V' übersteigen, kann das Mono- Flop 502 dazu benutzt werden, einen breiteren Puls zu liefern. Aus Fig. 6 ist ersichtlich, daß das Blockieren bzw. Begrenzen (clamping) des Sägezahn-Generators durch einen Puls konstanter Breite - trotz der Tatsache einer sich leicht verändernden Abtastamplitude von Halbbild zu Halbbild - eine konstante Rücklaufzeit erzeugt.
• Wie vorstehend erwähnt, sollte die Gleichkomponente des Vertikal-Sägezahnsignals erhalten bleiben und der Ablenkspule zugeführt werden. Zwischen dem Sägezahngenerator und dem Vertikal-Verstärker (oder -Modulator) sowie der Ablenkspule sollte Gleichstrom-Kopplung verwendet werden. Die Fig. 7 und 8 sind detaillierte Schaltpläne eines Vertikal-Abtastgenerators mit diesen Eigenschaften, der die konstante Rücklaufzeit (t0-t0', t1-t1' etc. von Fig. 4C) und die konsistenten Rücksetzpegel-Einrichtungen besitzt, die wichtig sind für den Erhalt der geeigneten Raster-Registrierung im Empfänger mit doppelter Halbbildrate nach Fig. 1, welcher nicht-äquidistante Vertikal-Synchronimpulse verwendet.
• In Fig. 7 wird der Synchronimpuls 2V' an den Eingang 702 eines Signal-Trenners angelegt, welcher einen durch Widerstände 704 und 706 vorgespannten Verstärker U1 enthält. Es sind beispielhafte Dimensionierungen der Bauelemente angegeben. Das Ausgangssignal des Trenner-Verstärkers U1 wird über Widerstand 708 an eine Pulsformer-Schaltung angelegt, welche die Verstärker U2, U3 und U4 aufweist, die einen Rücksetzimpuls konstanter Breite zum Triggern von Transistor Q1 der Rampengenerator-Schaltung 500 von Fig. 5 erzeugen. Eine Halte-Steuerung (47 kOhm Potentiometer) in der Pulsformer-Schaltung erlaubt die Einstellung der Pulsbreite durch Veränderung der monostabilen Dauer des Puls-"Dehners", der aus Verstärkern U2 und U3 gebildet ist. Der Verstärker U4 invertiert die aufbereiteten (conditioned) Pulse, um das Steuersignal geeigneter Polarität für den Transistor Q1 des Rampengenerators 500 zu liefern.
• In der Vertikalablenk-Schaltung von Fig. 8 ist das Rampensignal von Fig. 7 mit Hilfe von Widerständen 802-806 DC-vorgespannt und durch Verstärker U5 gepuffert. Das Ausgangssignal des Verstärkers U5 wird an eine Linearitätskorrektur-Schaltung (allgemein als 808 bezeichnet) angelegt, welche ein geglättetes Linearitätskorrektursignal erzeugt, das mittels Widerständen 810 und 812 zum Rampensignal addiert wird. Verstärker U7 legt das korrigierte Sweepsignal an den Treiber-Transistor 814 der Vertikal-Ausgangsstufe (allgemein als 816 bezeichnet). Aus den Fig. 7 und 8 ist zu entnehmen, daß DC-Kopplung in jeder Stufe der Vertikal-Verarbeitung verwendet wird, vom Eingang 702 des Trenners (Slicers) in Fig. 7 bis zur Ablenkspule 818 in Fig. 8.
• Die parallele europäische Patentanmeldung RCA 83099 gibt eine weitergehende Beschreibung geeigneter Ablenkschaltungen, die mit der vorliegenden Erfindung verwendbar sind.
• In der dargestellten Ausführungsform folgt die Anzahl der Zeilen eines aus den Speichern gelesenen Halbbildes dem Muster 312, 313, 312, 313, während das Vertikal- Synchronsignal eine Vier-Halbbild-Pulsfolge mit 312, 312,5, 312, 313,5 Zeilenintervallen besitzt. Eine alternative Anordnung ist eine Vier-Halbbild-Sequenz der Speicher-Lesezyklen von 312, 313, 313, 312 mit einer Vertikal- Synchronisierungssequenz von 312, 312,5, 313, 312,5. In dieser Anordnung kann das ungerade-gerade (O/E)-Signal weiterhin benutzt werden, um die Lese/Schreib-Eingänge der Speicher 202 und 204 zu steuern.
• Wenn es zum Lesen akzeptierbar ist, nicht synchron mit dem Schreiben zwischen den Speichern 202 und 204 zu schalten, so daß für kurze Zeit derselbe Speicher sowohl beschrieben als auch gelesen wird, können andere Sequenzen verwendet werden, in denen die Gesamtzahl von Zeilen in einem ersten und einem zweiten Lese-Zyklus nicht notwendigerweise 625 beträgt. Beispielsweise kann die Anzahl der Zeilen der Acht- Halbbild-Sequenz 313, 313, 312, 312, 312, 313, 313, 312 folgen, während das Vertikal- Synchronisierungssignal eine entsprechende Sequenz von 313, 312,5, 312, 312,5, 312, 312,5, 313, 312,5 besitzt.

Claims (3)

1. Fernseh-Anzeigesystem, in dem ein verschachteltes (interlaced) Eingangs- Videosignal in Speichermittel (40, 202, 204) schreibbar ist und von den Speichermitteln mit einer - gegenüber der Halbbildrate des Eingangssignals - im wesentlichen doppelten Halbbildrate (field rate) lesbar ist, so daß ein geschriebenes Halbbild zweimal lesbar ist;

- mit einem Anzeigemittel (60) auf welchem das Signal mit doppelter Halbbildrate anzeigbar ist in Übereinstimmung mit einem Vertikal- Synchronsignal (2V') doppelter Halbbildrate;

- bei dem die Anzahl der Zeilen pro Halbbild im Doppel-Halbbildratensignal variiert, jedoch im Mittel die Anzahl der Zeilen pro Halbbild des Eingangssignals hat; und

- bei dem das Vertikal-Synchronsignal für das Anzeigemittel Halbbildperioden varierender Länge definiert, jedoch mit im Mittel halber Halbbildperiode des Eingangssignals;

- wobei die Anzahl von Zeilen in einem gegebenen Halbbild bei dem Doppel- Halbbildratensignal und die Zeitdauer für das gegebene Halbbild, welches von dem Vertikal-Synchronsignal spezifiziert ist, so arrangiert sind, daß gerade Halbbilder geraden Halbbildern überlagert werden, ungerade Halbbilder ungeraden Halbbildern überlagert werden und gerade und ungerade Paare von Halbbildern abgewechselt (interlaced) werden; gekennzeichnet durch

- Abtast-Generatormittel, die abhängig vom Vertikal-Synchronsignal (2V') sind, zum Zuführen eines sägezahnförmigen Vertikal-Abtastsignales an das Anzeigemittel, welches einen festen Startpunkt und ein Rücklauf-Zeitintervall hat, das kürzer als das Intervall des Vertikal-Synchronsignals (2V') ist.

2. Fernseh-Anzeigesystem nach Anspruch 1, bei dem Zeitgebermittel (70) das Vertikal-Synchronsignal (2V') und ein Auslese- Halbbildsignal (read-out field signal; 2V) bereitstellen, welche die Halbbilder (fields) des Doppel-Halbbildratensignals festlegen, wobei die Zeitgebermittel (70) beinhalten:

- PLL-Mittel (306, 308, 310, 312, 314), die abhängig von einer Horizontal- Synchronkomponente (HS) des Video-Eingangssignals sind, zum Bereitstellen eines Doppel-Zeilenraten-Ausgangssignals (2H);

- Zählermittel (316), die abhängig von dem Doppel-Zeilenraten-Ausgangssignal (2H) zum Bereitstellen eines Vertikalraten-Ausgangssignals (V) sind;

- Phasen-Detektormittel (318), die mit den Zählermitteln (316) gekoppelt sind zum Synchronisieren des Vertikalraten-Ausgangssignals (V)mit einer Vertikal- Synchronkomponente (VS) des Video-Eingangssignals; und

- Dekodermittel (320, 322), die mit den Zählermitteln (316) zum Erzeugen des Vertikal-Synchronsignals (2V') und des Auslese-Halbbildsignals (2V) gekoppelt sind.

3. Fernseh-Anzeigegerät nach Anspruch 2, in welchem die PLL-Mittel (PLL, phase locked loop) aufweisen:

- steuerbare Oszillatormittel (308) mit einem gegebenen Frequenz-Steuerbereich und

- Frequenz-Multipliziermittel (310) in den PLL-Mitteln, womit der effektive Steuerbereich der steuerbaren Oszillatormittel vergrößert wird.