JPH07283731A - 同期信号回路 - Google Patents
同期信号回路Info
- Publication number
- JPH07283731A JPH07283731A JP7001231A JP123195A JPH07283731A JP H07283731 A JPH07283731 A JP H07283731A JP 7001231 A JP7001231 A JP 7001231A JP 123195 A JP123195 A JP 123195A JP H07283731 A JPH07283731 A JP H07283731A
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- signal
- input
- synchronizing signal
- phase
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Abstract
(57)【要約】 （修正有）
【目的】 入力同期信号が欠落及び不連続となっても、
正常にＰＬＬを構成する同期信号回路を提供する。 【構成】 欠落した入力同期信号が入力端子１から供給
され、位相弁別回路５、ＬＰＦ６、電圧制御発振回路
７、積分回路８からなるＡＦＣ回路２に供給される。位
相弁別回路５は電圧制御発振回路７からの発振出力信号
を積分回路８で積分し、入力同期信号とレベル比較を行
ない位相差を検出している。位相弁別回路５は、入力同
期信号に対して平衡がとれている対称形位相弁別回路で
あるため、耐パルス性雑音特性、弱電界特性ともに良好
である。従って、同期信号が欠落した入力同期信号が位
相弁別回路５に供給されても、出力直流電位が大幅に変
化せず保持しようとするため、電圧制御発振回路７の出
力波形は、同期信号欠落期間においても、入力同期信号
とほぼ等しい周波数及び位相の信号が出力される。
正常にＰＬＬを構成する同期信号回路を提供する。 【構成】 欠落した入力同期信号が入力端子１から供給
され、位相弁別回路５、ＬＰＦ６、電圧制御発振回路
７、積分回路８からなるＡＦＣ回路２に供給される。位
相弁別回路５は電圧制御発振回路７からの発振出力信号
を積分回路８で積分し、入力同期信号とレベル比較を行
ない位相差を検出している。位相弁別回路５は、入力同
期信号に対して平衡がとれている対称形位相弁別回路で
あるため、耐パルス性雑音特性、弱電界特性ともに良好
である。従って、同期信号が欠落した入力同期信号が位
相弁別回路５に供給されても、出力直流電位が大幅に変
化せず保持しようとするため、電圧制御発振回路７の出
力波形は、同期信号欠落期間においても、入力同期信号
とほぼ等しい周波数及び位相の信号が出力される。
Description
【０００１】
【産業上の利用分野】本発明は、信号処理系回路におい
て、ＰＬＬ（位相同期ループ）を構成する同期信号回路
に関するものである。
て、ＰＬＬ（位相同期ループ）を構成する同期信号回路
に関するものである。
【０００２】
【従来の技術】従来のＰＬＬ回路は、位相比較回路と電
圧制御発振回路とでループを構成され、位相比較回路に
入力した同期信号に基づきｍ倍の周波数を、電圧制御発
振回路で発振させ、その発振出力は（１／ｍ）分周回路
で（１／ｍ）に分周された出力同期信号となり入力同期
信号が欠落及び不連続となると、位相比較回路において
（１／ｍ）分周回路の位相がずれたと判断され、電圧制
御発振回路の位相をずらす方向に誤差信号を出力する。
圧制御発振回路とでループを構成され、位相比較回路に
入力した同期信号に基づきｍ倍の周波数を、電圧制御発
振回路で発振させ、その発振出力は（１／ｍ）分周回路
で（１／ｍ）に分周された出力同期信号となり入力同期
信号が欠落及び不連続となると、位相比較回路において
（１／ｍ）分周回路の位相がずれたと判断され、電圧制
御発振回路の位相をずらす方向に誤差信号を出力する。
【０００３】
【発明が解決しようとする課題】このため、正しくロッ
クしていた電圧制御発振回路の周波数がずれてしまい、
ＰＬＬ回路の同期が大きく乱れるという欠点があった。
したがってそれに伴う信号処理系回路の動作が正常に動
作されないことは言うまでもない。
クしていた電圧制御発振回路の周波数がずれてしまい、
ＰＬＬ回路の同期が大きく乱れるという欠点があった。
したがってそれに伴う信号処理系回路の動作が正常に動
作されないことは言うまでもない。
【０００４】具体的に、ＰＬＬ回路を使用し、水平同期
信号を基準として各種タイミング信号を得るように構成
した従来のテレビジョン受像機においては、ＰＬＬ回路
を構成する位相比較器としてアナログ位相比較器あるい
はデジタル位相比較器を用いた時、入力信号のノイズに
対して安定性がなく、特に弱電界の場所でノイズが多く
不安定な水平同期信号の場合には、タイミング信号を安
定して発生できなくなるという問題があった。
信号を基準として各種タイミング信号を得るように構成
した従来のテレビジョン受像機においては、ＰＬＬ回路
を構成する位相比較器としてアナログ位相比較器あるい
はデジタル位相比較器を用いた時、入力信号のノイズに
対して安定性がなく、特に弱電界の場所でノイズが多く
不安定な水平同期信号の場合には、タイミング信号を安
定して発生できなくなるという問題があった。
【０００５】本発明は、入力同期信号が欠落及び不連続
となっても、正常にＰＬＬ（位相同期ループ）を構成す
る同期信号回路であり、上記の不都合を除去しようとす
るものである。
となっても、正常にＰＬＬ（位相同期ループ）を構成す
る同期信号回路であり、上記の不都合を除去しようとす
るものである。
【０００６】
【課題を解決するための手段】本発明はアナログ位相比
較器を用いて構成され、同期信号が入力される第１のＰ
ＬＬ回路と、位相比較回路を用いて構成され、上記第１
のＰＬＬ回路の出力信号が入力される第２のＰＬＬ回路
と、上記第１のＰＬＬ回路で自動周波数制御を行ない、
上記第２のＰＬＬ回路で周波数逓倍を行なわせる手段と
を具備した同期信号回路。
較器を用いて構成され、同期信号が入力される第１のＰ
ＬＬ回路と、位相比較回路を用いて構成され、上記第１
のＰＬＬ回路の出力信号が入力される第２のＰＬＬ回路
と、上記第１のＰＬＬ回路で自動周波数制御を行ない、
上記第２のＰＬＬ回路で周波数逓倍を行なわせる手段と
を具備した同期信号回路。
【０００７】
【作用】上記構成により、入力同期信号が欠落及び不連
続となっても、ＡＦＣ回路で連続した同期信号が出力さ
れ、その出力が第２ＰＬＬ回路に供給されるため、ＰＬ
Ｌ回路からの発振周波数は常に正しくロックされ、同期
が乱れないこととなる。
続となっても、ＡＦＣ回路で連続した同期信号が出力さ
れ、その出力が第２ＰＬＬ回路に供給されるため、ＰＬ
Ｌ回路からの発振周波数は常に正しくロックされ、同期
が乱れないこととなる。
【０００８】
【実施例】図１は本発明の一実施例における同期信号回
路のブロック図であり、図２は図１の動作を説明するた
めの波形図である。入力端子１には図２ａに示すよう
に、不連続及び欠落した同期信号が供給される。この不
連続及び欠落した同期信号はＡＦＣ（自動周波数制御）
回路２に供給され、前記入力同期信号の周波数及び位相
に正しく同期させる。なおこのＡＦＣ回路２は第１のＰ
ＬＬ回路を構成している。ＡＦＣ回路２は各種の雑音又
は同期信号の不連続及び欠落による劣化を防ぐため、低
域フィルターを有することにより、フライホイール効果
を有している。図２ｂに示すように、入力同期信号が不
連続及び欠落があっても安定な同期信号が出力される。
すなわち、入力同期信号の不連続及び欠落をＡＦＣ回路
２により安定化したのち、第２のＰＬＬ回路３に供給さ
れるため、第２のＰＬＬ回路３に含まれる位相比較回路
での位相差をなくしている。したがって、第２のＰＬＬ
回路３からの発振周波数は正しくロックされ、ＰＬＬ回
路３の同期が乱れることがない。
路のブロック図であり、図２は図１の動作を説明するた
めの波形図である。入力端子１には図２ａに示すよう
に、不連続及び欠落した同期信号が供給される。この不
連続及び欠落した同期信号はＡＦＣ（自動周波数制御）
回路２に供給され、前記入力同期信号の周波数及び位相
に正しく同期させる。なおこのＡＦＣ回路２は第１のＰ
ＬＬ回路を構成している。ＡＦＣ回路２は各種の雑音又
は同期信号の不連続及び欠落による劣化を防ぐため、低
域フィルターを有することにより、フライホイール効果
を有している。図２ｂに示すように、入力同期信号が不
連続及び欠落があっても安定な同期信号が出力される。
すなわち、入力同期信号の不連続及び欠落をＡＦＣ回路
２により安定化したのち、第２のＰＬＬ回路３に供給さ
れるため、第２のＰＬＬ回路３に含まれる位相比較回路
での位相差をなくしている。したがって、第２のＰＬＬ
回路３からの発振周波数は正しくロックされ、ＰＬＬ回
路３の同期が乱れることがない。
【０００９】図３は本発明の一実施例における同期信号
回路のブロック図であり、図４は図３の動作をするため
の波形図である。図１と同様の動作をするものは同じ番
号で示し説明は省略する。
回路のブロック図であり、図４は図３の動作をするため
の波形図である。図１と同様の動作をするものは同じ番
号で示し説明は省略する。
【００１０】ＡＦＣ回路２は、入力同期信号と電圧制御
発振回路７からの出力との位相比較を行なう位相弁別回
路５と、位相差に比例した制御電圧を平滑化するＬＰＦ
（低域通過フィルタ）６と、制御電圧により発振する電
圧制御発振回路７と、この電圧制御発振回路７からの信
号から比較のこぎり波を作成するための積分回路８から
構成される。すなわち、積分回路８と位相弁別回路５に
よりアナログ位相比較回路を実現している。位相弁別回
路５は入力同期信号が比較のこぎり波の負の勾配の部分
にある時、位相弁別回路５は発振周波数の入力周波数に
近づける方向の電圧が生じ、位相差がなくなる方向に制
御される。
発振回路７からの出力との位相比較を行なう位相弁別回
路５と、位相差に比例した制御電圧を平滑化するＬＰＦ
（低域通過フィルタ）６と、制御電圧により発振する電
圧制御発振回路７と、この電圧制御発振回路７からの信
号から比較のこぎり波を作成するための積分回路８から
構成される。すなわち、積分回路８と位相弁別回路５に
よりアナログ位相比較回路を実現している。位相弁別回
路５は入力同期信号が比較のこぎり波の負の勾配の部分
にある時、位相弁別回路５は発振周波数の入力周波数に
近づける方向の電圧が生じ、位相差がなくなる方向に制
御される。
【００１１】前記第２ＰＬＬ回路３は、入力同期信号の
ｍ倍の周波数を発振する電圧制御発振回路１１と、この
発振出力を（１／ｍ）に分周する（１／ｍ）分周回路１
２と、この分周された出力同期信号と入力同期信号との
位相差を検出する位相比較回路９と、位相差に比例した
制御電圧を平滑化するためのＬＰＦ１０から構成され、
電圧制御発振回路１１は、入力同期信号と（１／ｍ）分
周回路１２からの出力同期信号の位相差がなくなる方向
に負帰還されている。
ｍ倍の周波数を発振する電圧制御発振回路１１と、この
発振出力を（１／ｍ）に分周する（１／ｍ）分周回路１
２と、この分周された出力同期信号と入力同期信号との
位相差を検出する位相比較回路９と、位相差に比例した
制御電圧を平滑化するためのＬＰＦ１０から構成され、
電圧制御発振回路１１は、入力同期信号と（１／ｍ）分
周回路１２からの出力同期信号の位相差がなくなる方向
に負帰還されている。
【００１２】入力端子１には図４ａに示すように欠落し
た同期信号が供給され、入力端子１からの同期信号は位
相弁別回路５、ＬＰＦ６、電圧制御発振回路７、積分回
路８から構成されるＡＦＣ回路２に供給される。上記Ａ
ＦＣ回路２の位相弁別回路５は図４ｃに示す電圧制御発
振回路７からの発振出力信号を積分回路８で積分して、
図４ｂに示すようなのこぎり波を作り、入力端子１に供
給される図４ａの入力同期信号とレベル比較を行ない位
相差を検出している。位相弁別回路５は、入力同期信号
に対して平衡がとれている対称形位相弁別回路であるた
め、耐パルス性雑音特性、弱電界特性ともに良好であ
る。したがって、図４ａに示すようにＴ1の期間に同期
信号が欠落した入力同期信号が位相弁別回路５に供給さ
れても、出力直流電位が大幅に変化せず保持しようとす
るため、電圧制御発振回路７の出力波形は、図４ｃに示
すようにＴ1の同期信号欠落期間においても、入力同期
信号とほぼ等しい周波数及び位相の信号が出力される。
た同期信号が供給され、入力端子１からの同期信号は位
相弁別回路５、ＬＰＦ６、電圧制御発振回路７、積分回
路８から構成されるＡＦＣ回路２に供給される。上記Ａ
ＦＣ回路２の位相弁別回路５は図４ｃに示す電圧制御発
振回路７からの発振出力信号を積分回路８で積分して、
図４ｂに示すようなのこぎり波を作り、入力端子１に供
給される図４ａの入力同期信号とレベル比較を行ない位
相差を検出している。位相弁別回路５は、入力同期信号
に対して平衡がとれている対称形位相弁別回路であるた
め、耐パルス性雑音特性、弱電界特性ともに良好であ
る。したがって、図４ａに示すようにＴ1の期間に同期
信号が欠落した入力同期信号が位相弁別回路５に供給さ
れても、出力直流電位が大幅に変化せず保持しようとす
るため、電圧制御発振回路７の出力波形は、図４ｃに示
すようにＴ1の同期信号欠落期間においても、入力同期
信号とほぼ等しい周波数及び位相の信号が出力される。
【００１３】以上述べたように、対称形位相弁別回路５
で構成されたＡＦＣ回路２で自動周波数制御を行なうこ
とにより、入力同期信号の欠落及び不連続が生じても、
常に入力同期信号の周波数及び位相に同期信号が出力さ
れる。
で構成されたＡＦＣ回路２で自動周波数制御を行なうこ
とにより、入力同期信号の欠落及び不連続が生じても、
常に入力同期信号の周波数及び位相に同期信号が出力さ
れる。
【００１４】したがって第２のＰＬＬ回路３からの発振
出力は図４ｄに示すように入力同期信号のｍ倍の発振周
波数で正しくロックされ、同期が乱れることがない。
出力は図４ｄに示すように入力同期信号のｍ倍の発振周
波数で正しくロックされ、同期が乱れることがない。
【００１５】
【発明の効果】以上説明したように、本発明によれば入
力同期信号が欠落及び不連続となっても、ＡＦＣ回路で
連続した同期信号が出力され、その出力が第２ＰＬＬ回
路に供給されているため、ＰＬＬ回路からの発振周波数
は常に正しくロックされ、同期が乱れることがない。し
たがってそれに伴う信号処理系回路の動作が安定動作と
なる。また、発振出力のＰＬＬ回路を別に設けているた
め、周波数安定性がよく、高周波まで使用できると共に
利得係数が大きく、トラッキングレンジが広いため、安
定度の高い発振出力が得られる。
力同期信号が欠落及び不連続となっても、ＡＦＣ回路で
連続した同期信号が出力され、その出力が第２ＰＬＬ回
路に供給されているため、ＰＬＬ回路からの発振周波数
は常に正しくロックされ、同期が乱れることがない。し
たがってそれに伴う信号処理系回路の動作が安定動作と
なる。また、発振出力のＰＬＬ回路を別に設けているた
め、周波数安定性がよく、高周波まで使用できると共に
利得係数が大きく、トラッキングレンジが広いため、安
定度の高い発振出力が得られる。
【００１６】またＡＦＣ回路及びＰＬＬ回路は市販用Ｉ
Ｃで簡単に構成されるため、低コストで簡易化構成で行
なえる。
Ｃで簡単に構成されるため、低コストで簡易化構成で行
なえる。
【図１】本発明の同期信号回路の基本的なブロック図
【図２】図１の回路の動作を説明するための波形図
【図３】本発明の一実施例における同期信号回路のブロ
ック図
ック図
【図４】図３の動作を説明するための波形図
２ ＡＦＣ回路 ３ ＰＬＬ回路 ５ 位相弁別回路 ６ ＬＰＦ ７ 電圧制御発振回路 ８ 積分回路 ９ 位相比較回路 １０ ＬＰＦ １１ 電圧制御発振回路 １２ （１／ｍ）分周回路
Claims (1)
- 【請求項１】 アナログ位相比較器と自走発振する電圧
制御発振器を用いて構成され、入力同期信号と上記電圧
制御発振器からの出力を積分した波形との位相を比較す
る第１のＰＬＬ回路と、上記第１のＰＬＬ回路の出力信
号が入力される第２のＰＬＬ回路、上記第１のＰＬＬ回
路で自動周波数制御を行ない、上記第２のＰＬＬ回路で
周波数逓倍を行なわせる手段とを具備したことを特徴と
する同期信号回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7001231A JPH07283731A (ja) | 1995-01-09 | 1995-01-09 | 同期信号回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7001231A JPH07283731A (ja) | 1995-01-09 | 1995-01-09 | 同期信号回路 |
Related Parent Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58242454A Division JP2511843B2 (ja) | 1983-12-21 | 1983-12-21 | タイミング信号発生回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07283731A true JPH07283731A (ja) | 1995-10-27 |
Family
ID=11495707
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7001231A Pending JPH07283731A (ja) | 1995-01-09 | 1995-01-09 | 同期信号回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07283731A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP1394948A2 (en) * | 2002-07-30 | 2004-03-03 | Sanyo Denki Co., Ltd. | Synchronised sinusoidal signal controller |
| US8344770B2 (en) | 2010-02-16 | 2013-01-01 | Nihon Dempa Kogyo Co., Ltd | PLL circuit |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS51117860A (en) * | 1975-04-09 | 1976-10-16 | Hitachi Ltd | Phase lock loop |
| JPS58170229A (ja) * | 1982-03-31 | 1983-10-06 | Toshiba Corp | 周波数てい倍回路 |
-
1995
- 1995-01-09 JP JP7001231A patent/JPH07283731A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS51117860A (en) * | 1975-04-09 | 1976-10-16 | Hitachi Ltd | Phase lock loop |
| JPS58170229A (ja) * | 1982-03-31 | 1983-10-06 | Toshiba Corp | 周波数てい倍回路 |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP1394948A2 (en) * | 2002-07-30 | 2004-03-03 | Sanyo Denki Co., Ltd. | Synchronised sinusoidal signal controller |
| EP1394948A3 (en) * | 2002-07-30 | 2004-05-12 | Sanyo Denki Co., Ltd. | Synchronised sinusoidal signal controller |
| US6891413B2 (en) | 2002-07-30 | 2005-05-10 | Sanyo Denki Co., Ltd. | Periodic signal controller |
| US8344770B2 (en) | 2010-02-16 | 2013-01-01 | Nihon Dempa Kogyo Co., Ltd | PLL circuit |
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