JP2917519B2 - データスライス回路 - Google Patents

Description

【発明の詳細な説明】 技術分野 本発明は、例えばキャプションデータのようなデータ
信号を最適電圧でスライスする機能を有したデータスラ
イス回路に関するものである。

背景技術 近年、聴覚障害者に対する配慮からテレビジョン受像
機にテレキャプション機能を付ける必要がでてきてい
る。そのため、キャプションデコーダ内蔵の１チップマ
イクロコンピュータの必要性が高まっている。

以下、従来のデータスライス回路について説明する。

第５図は、従来のデータスライス回路であり、１はキ
ャプションデータ入力と基準電圧入力を持つコンパレー
タ、２は１の出力を入力とするキャプショデコーダのブ
ロックである。

以上のように構成されたスライスレベル補正回路につ
いて以下その動作を説明する。

まず、コンパレータ１の基準電圧を一定にする。コン
パレータに入力されたキャプションデータは、この基準
電圧を基準としてスライスされ、キャプションデコーダ
２に入力される。キャプションデコーダの結果をみて、
スライスレベルが異常で、正しくキャプションデータが
取り込めていないときは、再度、コンパレータ１の基準
電圧を変えてキャプションデータを取り込む。

しかしながら、上記従来の構成では、キャプションデ
ータが正しくスライスされてキャプションデコーダに入
力されているかどうかは、キャプションデコーダを通し
た結果を、テレビジョン画面等の文字データを見て判断
しなければならない。そして、その結果からスライスレ
ベルを補正しなければならない。そのため、テレキャプ
ションのシステム構成ばらつきにより、それぞれにスラ
イスレベルのチェック、補正をしなければならないとい
う問題があった。

キャプションデータのスライスレベルを補正する機能
を備えたデータスライス回路としては、日本公開特許公
報昭和61年−43886号（発明者：岡本貞二）に開示され
た回路がある。同回路は、予め定めたｎ個のパルス列
（クロックラン信号）を含む入力信号を、基準電圧と比
較する比較器によってデジタルデータに変換する回路で
あって、前記ｎ個のパルス列のパルス幅を検出するパル
ス幅検出手段と、前記パルス幅検出手段の出力を平均化
する平均化手段と、前記平均化手段の出力をアナログ電
圧に変換するためのデジタルアナログ変換手段とを具備
し、前記デジタルアナログ変換手段の出力電圧を前記比
較器の基準電圧としている。

この回路では、平均化手段、記憶手段、デジタルアナ
ログ変換手段を必要とするので回路規模が大きくなり、
集積化には適さないという問題があった。

本発明は上記従来の課題を解決するもので、キャプシ
ョンデータ等のデータ信号のスライスレベルをチェック
する機能と、そのレベルを補正するための信号を出力す
る機能を有し、集積化に適した構成のデータスライス回
路を提供することを目的とする。

発明の開示 本発明のデータスライス回路は、データ信号の少なく
とも任意の一周期分ついて第一の基準電圧との比較結果
を出力する比較手段と、 前記出力と前記データ信号の２倍以上の周波数の信号
との積を生成する手段と、 前記積の出力を、ビット列として蓄える手段と、 前記ビット列の数値に応じて、予め定めた規則に基づ
き、前記第一の基準電圧を変化させて前記比較手段に与
える手段とを有している。

また、本発明のデータスライス回路は、データ信号の
少なくとも任意の一周期分について第一の基準電圧との
比較結果を出力する比較手段と、 前記出力と前記データ信号の２倍以上の周波数の信号
との積を生成する手段と、 前記積の出力をビット列として蓄える手段と、 前記蓄えられたビット列のうち、前記一周期の中心か
ら前後に実質的に同じ時間に含まれる部分から抽出され
たビットのみを参照し、予め定めた規則に基づき、前記
第一の基準電圧を変化させて前記比較手段に与える手段
とを有している。

図面の簡単な説明 第１図，第２図は本発明におけるデータスライス回路
のブロック図である。第３図は、第１図，第２図に示す
データスライス回路の各部の信号波形を示す図である。
第４図は、スライスレベルにより異なるシフトレジスタ
に取り込まれたクロックラン信号の値とデューティチェ
ック結果により動作するカウンター動作の相関関係を示
す図表である。第５図は従来のデータスライス回路の例
を示すブロック図である。

発明を実施するための最良の形態 以下、本発明の好ましい実施態様について、図面を参
照しながら説明する。

第１図において、１は基準電圧とキャプションデータ
を入力とするコンパレータ、２はコンパレータ１のスラ
イスされたデータを入力とするキャプションデコーダ、
ａはキャプションデコーダ２から出力されるキャプショ
ンデータを含む任意の水平同期信号区間（以下「ライ
ン」と称す）を許可するラインイネーブル信号、３はコ
ンパレータ１の出力とラインイネーブル信号ａを入力に
持つAND回路、４はAND回路３の出力でセットされ、水平
同期信号で初期リセットされるRSフリップフロップ回
路、５はRSフリップフロップ回路４の出力とオンスクリ
ーンディスプレイの基本クロックとなる8MHzの信号を入
力とするAND回路、６はラインイネーブル信号ａの期間
にAND回路５の出力でシフトし、コンパレータ１の出力
を取り込むシフトレジスタ、７はラインイネーブル信号
ａの期間にAND回路５の出力をカウントとするカウンタ
ー、ｂはカウンター７のオーバーフロー信号、８はオー
バーフロー信号ｂのタイミングでシフトレジスタ６で取
り込んだクロックラン信号のデューティをチェックする
ブロックである。

ｃはキャプションデコーダ２から出力される垂直同期
信号に同期した信号、９はクロックラン信号のデューテ
ィをチェックするブロック８からの結果でアップ、ダウ
ン、または、動作しない、を決定し、垂直同期信号に同
期した信号ｃをクロックとして動作するカウンター、10
はカウンター９の初期データを設定するためのレジス
タ、11はカウンター９の結果をデータとして入力し、コ
ンパレータ１の基準電圧として出力するデジタル・アナ
ログ（D/A）変換器である。

第３図には、主要な信号および構成要素の出力波形を
示している。

上記のように構成されたデータスライス回路における
スライスレベルのチェック機能と補正機能について、そ
の動作を説明する。

まず、スライスレベルのチェック機能について説明す
る。クロックラン信号やキャプションデータが含まれた
信号がコンパレータ１で、ある基準電圧でスライスさ
れ、キャプションデコーダ２に入力される。この最初の
基準電圧は、レジスタ10の値で決められたカウンター９
の初期データをD/A変換したものである。レジスタ10の
初期値は、予想される最適基準電圧に対応する値を入れ
ておく。

なお、カウンター９の初期値の別の決め方としては、
カウンター９の値をまず充分に大きい値にしておき、そ
の値で変換された基準電圧でスライスを試みる。その結
果は、基準電圧が高すぎて、シフトレジスタ６に入るビ
ット情報はすべて「０」のはずである。次にカウンター
９の値を減少させて同じことを試みる。この工程を、シ
フトレジスタ６のビット情報に「１」が現れるまで繰り
返す。初めて「１」が現れた時点でのカウンター９の値
を初期値としてデューティチェックブロック８によるチ
ェックに移行すればよい。この作業はマイクロコンピュ
ータのプログラムによって行っても良いし、ハードウェ
アで行っても良い。

キャプションデコーダ２では、キャプションデータが
含まれる任意のラインを見つけ、ラインイネーブル信号
ａを出力する。そのイネーブル信号ａとコンパレータ１
の出力は、AND回路３を通して、RSフリップフロップ回
路のセット端子に入力されている。そのため、水平同期
信号が入力された後、コンパレータ１の出力としてクロ
ックラン信号が入ってきた時、RSフリップフロップ回路
はセットされ、AND回路５は、シフトレジスタ６とカウ
ンター７へ8MHzのクロックを供給し始める。また、この
とき、シフトレジスタ６もキャプションデコーダ２のラ
インイネーブル信号ａにより動作可能状態であるため、
AND回路５の出力をクロックとしてコンパレータ１の出
力であるスライスされたクロックラン信号をシフトレジ
スタ６に取り込むことができる。AND回路５の出力をク
ロックとして動作するカウンター７は、一定の時間でオ
ーバーフロー信号ｂを発生し、RSフリップフロップ回路
４をリセットする。そのため、オーバーフロー信号ｂが
発生した段階で、カウンター７とシフトレジスタ６は、
動作を停止する。同時に、この状態でのシフトレジスタ
６のデータをオーバーフロー信号ｂでデューティチェッ
クブロック８に取り込む。

本実施例では、クロックラン信号の最初の一周期分に
ついてサンプリングをしている。クロックラン信号の周
波数は約500kHzであり、これを8MHzのクロックでサンプ
リングする場合、カウンター７はカウント数が16になっ
た時点でオーバーフロー信号を発する。そしてクロック
ラン信号一周期の期間に16ビットの情報が得られ、シフ
トレジスタ６内にストアーされる。

AND回路５に与えられるサンプリングクロックは、ス
ライスの対象となる信号の周波数の少なくとも２倍の周
波数が要求され、好ましくは８倍以上がよい。

このデューティチェックブロック８は、シフトレジス
タ６にストアーされたビット情報を、予め定めた規則に
したがって、２ビットの情報に変換する機能を有してい
る。

この場合、クロックラン信号の一周期分内にサンプリ
ングされた全てのビット（上記の例では16ビット）を用
いてデューティをチェックしてもよい。しかし実際は、
クロックラン信号の一周期分内で、その両端に近い期間
では、デューティが50％からかなりずれても、事実上
「１」または「０」に決まっているため、サンプルとし
ての重要度は低い。そこで、クロックラン信号の一周期
の中心から前後に等期間の範囲にある限られた期間につ
いてのみサンプリングを行うのがより好ましい。

たとえば、クロックラン信号の一周期の中心から前後
に、8MHzのクロックで各４パルス分、合計８パルス分に
ついてのみ、サンプリングを行うこととした方が、より
好ましい実施態様であるといえる。

このような実施態様においては、データスライス回路
は、以下のような構成上の特徴がある。すなわち、シフ
トレジスタ６にストアーされた16ビットの情報のうち、
両端の４ビットずつ（計８ビット）をのぞいた８ビット
の情報のみがデューティチェックブロックに送られる構
成になっている。これは直列に並んだシフトレジスタの
内、中央の８ビット分の出力のみがデューティチェック
ブロック８に接続されることを意味する。

第４図は上記の好ましい実施態様において採取された
８ビットのサンプル情報と、それらに応じてアップダウ
ンカウンタ９の値がどのように制御されるかを示した表
である。８ビット構成のサンプルビット列の６個以上が
「１」であった場合にはアップダウンカウンタの値をア
ップカウントする信号「10」が出される。逆に、サンプ
ルビット列の「１」が２個以下であった場合にはアップ
ダウンカウンタの値をダウンカウントする信号「01」が
出される。サンプルビット列の「１」が３個以上５個以
下であった場合には、デューティは約50％だと考えられ
るので、出力信号「11」が出され、アップダウンカウン
タの値は維持される。また、サンプルビット列がすべて
「０」だった場合には、サンプリングに何等かの異常が
発生したおそれがあるので、出力信号「00」が出され、
この場合もアップダウンカウンタの値は維持される。

つまりクロックラン信号のスライス結果のデューティ
が50％ではなく、予め定めた下限値未満であった場合、
デューティチェックブロック８は、カウンター９に対し
て、ダウンカウントするように信号を出力する。そし
て、カウンター９は、次のキャプションデータが入って
くるまでの間に、垂直同期信号に同期した信号ｃをうけ
て、一度だけダウンカンウトが行われ、値が減少する。
その結果は、D/A変換器11を通して出力され、当初の暫
定的な基準電圧に比べ僅かに下方修正された新たな基準
電圧がコンパレータ１に与えられる。

また、逆にクロックラン信号のスライス結果のデュー
ティが、予め定めた上限値を超えた場合は、カウンター
９に対してアップカウントするように信号を出力する。
カウンター９の値は増加する。その結果はD/A変換器11
を通して出力され、当初の暫定的な基準電圧に比べ僅か
に上方修正された新たな基準電圧がコンパレータ１に与
えられる。デューティが上記の下限値と上限値との間の
場合、またはデューティが存在しない時、即ち、クロッ
クラン信号を取り込めなかった時には、カウンター９
は、動作しない（値が変化しない）。

第２図は、本発明の他の好ましい実施態様に係るデー
タスライス回路の構成を示すブロック図である。第１図
に示された実施態様とは、デジタル信号をアナログ信号
に変換する手段が異なる。第１図の実施例においては、
D/A変換器によってデジタル信号がアナログ信号に変換
されていたが、第２図の実施例では、パルス幅変換回路
12と積分回路13とによってデジタル信号がアナログ信号
に変換される。パルス幅変換回路12は、カウンター９の
値を受け、例えば、2MHzのクロックでパルス幅に変換す
る。2MHzクロックは、マイクロコンピュータのシステム
クロックと共用すればデータスライス回路やデータデコ
ーダを含むワンチップマイクロコンピュータの実現に適
した構成となる。積分回路13は、パルス幅変換回路12の
出力を受けアナログ値に変換するための手段であり、例
えば、ローパスフィルタ（LPF）を用いればよい。

変換手段としてこのような構成を用いることによっ
て、通常回路規模が大きくなるD/A変換器が不要とな
り、集積回路化に適しているので、スライスレベルのチ
ェック及び補正機能を備えたデータスライス回路を含む
マイクロコンピュータがシングルチップで実現可能とな
る。

第２図にその構成が示された実施態様においても、そ
の動作は、第１図の実施例で説明したものと同じであ
る。

スライスデータのサンプリングは、必ずしもクロック
ラン信号の最初の１周期で行なう必要はなく、第２周期
以降でサンプリングしてもよい。また、複数の周期にわ
たってサンプリングをしてもよいが、その場合には、ビ
ット情報をストアーするためのレジスタの規模が大きく
なったり、平均化回路が必要になるなど不都合も伴うで
あろう。

以上のように本発明によれば、クロックラン信号など
のデータ信号のデューティをチェックし、その結果によ
りスライスレベルを自動的に補正することができるデー
タスライス回路が実現できる。

産業上の利用可能性 以上のように、本発明にかかるデータスライス回路に
よれば、テレビジョン信号の中のキャプションデータ等
のデータ信号のスライスにおいて最適なスライスレベル
が得られ、加えてコンパクトな回路で構成できるので、
データデコーダも含めた回路の集積化も容易になる。

Claims (2)

(57)【特許請求の範囲】
1. 【請求項１】データ信号の任意の一周期分について第一
   の基準電圧との比較結果を出力する比較手段と、 前記比較手段の出力と前記データ信号の２倍以上の周波
   数を有する信号との積を生成する手段と、 前記生成手段の出力によって制御され、前記比較手段の
   出力をビット列として蓄える手段と、 前記蓄えられたビット列の数値に応じて、予め定めた規
   則に基づき、前記第一の基準電圧を変化させて前記比較
   手段に与える手段とを有するデータスライス回路。
2. 【請求項２】予め定めた規則に基づき、第一の基準電圧
   を変化させて前記比較手段に与える手段が、前記蓄えら
   れたビット列のうち、前記一周期の中心から前後に実質
   的に同じ時間に含まれる部分から抽出されたビットのみ
   を参照することを特徴とする請求項１記載のデータスラ
   イス回路。