JP2000013637A - 同期分離装置、映像信号変換装置および同期分離方法 - Google Patents

Abstract

(57)【要約】 【課題】 低消費電力で確実に同期分離が可能な同期分
離装置、映像信号変換装置および同期分離方法を提供す
ること。 【解決手段】 アナログ映像信号をデジ夕ル映像信号に
変換する映像信号変換装置は、デジタル映像信号の最低
レベルが所定のレベルとなるように、元の信号のＭＳＢ
をビット拡張し、ビット反転した信号と元の信号とのレ
ベル差に応じて信号レベルをシフトするシンクチップク
ランプ回路を備えた同期分離回路２８を有する。そし
て、該同期分離回路２８から出力される同期信号をＡ／
Ｄ変換器２９のデジタルクランプ回路２５に入力する。
本発明によれば、従来のようなアナログ同期分離回路が
不要となり、セットの電源電圧や温度の影響を受けず、
同期信号の分離を確実に行うことができる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は同期分離装置、映像
信号変換装置および同期分離方法に関し、特に、確実に
同期分離が可能な同期分離装置、映像信号変換装置およ
び同期分離方法に関するものである。

【０００２】

【従来の技術】図１５は、ＶＴＲ等においてＮＴＳＣや
ＰＡＬのアナログ映像信号をデジ夕ル映像信号に変換す
るために用いられる従来の映像信号変換回路の構成を示
すブロック図である。また、図１４は、図１５の従来の
Ａ／Ｄ変換器１０の詳細な構成を示すブロック図であ
る。図１４においては、デジタルクランプ回路を内蔵し
たＡ／Ｄ変換器１２に対し、並列にアナログ同期分離回
路１３および微分回路１４を用いて同期分離し、得られ
た同期信号からクランプパルスを作成し、Ａ／Ｄ変換の
手前でシンクチップ（映像信号中の水平同期信号部分）
クランプを行い、Ａ／Ｄ変換を行っていた。

【０００３】

【発明が解決しようとする課題】前記したような従来の
信号処理方式においては、外付けにアナログ同期分離回
路１３等が必要となって消費電力が大きくなり、また、
温度等の影響によってスライスレべルが変化してしまう
という問題点があった。また、電源電圧の変更などに伴
って同期分離回路の再設計が必要となり、システム設計
の上でかなりの工数を取られる等の問題があった。本発
明の目的は、前記のような従来技術の問題点を解決し、
低消費電力で確実に同期分離が可能な同期分離装置、映
像信号変換装置および同期分離方法を提供することにあ
る。

【０００４】

【課題を解決するための手段】本発明は、ＮＴＳＣやＰ
ＡＬのアナログ映像信号をデジ夕ル映像信号に変換する
ために用いられる同期分離装置において、デジタル映像
信号の最低レベルが所定のレベルとなるように、ビット
反転した信号とのレベル差に応じて信号レベルをシフト
するクランプ回路を有することを特徴とする。また、該
同期分離装置を備えた映像信号変換装置および同期分離
方法にも特徴がある。本発明によれば、Ａ／Ｄ変換後の
映像信号中の同期信号レベルが所定の値となるように信
号レベルをシフトし、スライスして同期信号を生成する
ので、従来のようなアナログ同期分離回路が不要とな
る。また、デジタル信号処理であるためセットの電源電
圧や温度の影響を受けず、同期信号の分離を確実に行う
ことができる。

【０００５】

【発明の実施の形態】以下、本発明の実施の形態を詳細
に説明する。図１は、本発明を適用した映像信号変換回
路の要部を示すブロック図である。図１の映像入力端子
２０、２１には、ＮＴＳＣやＰＡＬ等のアナログの映像
信号（コンポジット信号もしくはセパレートビデオの輝
度信号）が入力される。ＬＰＦ２２は折り返しノイズを
除去するためのアナログ回路で構成された既存のローパ
スフィルタである。Ａ／Ｄ変換器２９はデジタルクラン
プ回路２３、２５、２６を内蔵した８ビットあるいはそ
れ以上のビット数のＡ／Ｄ変換器である。なお、このよ
うなＡ／Ｄ変換器は周知である。ＬＰＦ２７はバースト
信号などの高周波成分を減衰させるための既存のデジタ
ルフィルター（ｌＭＨｚ−６ｄｂ程度のフィルター）で
ある。同期分離回路２８は本発明が適用されるデジタル
同期分離回路である。

【０００６】入力された映像信号は、ＬＰＦ２２を通過
して、サンプリング周波数（マスタークロックと同一）
の１／２の周波数が完全に除去され、Ａ／Ｄ変換器２９
に入力される。Ａ／Ｄ変換器２９の内部には、クランプ
演算回路２５、Ｄ／Ａ変換器２６、クランプ回路２３か
らなるデジタルクランプ回路が内蔵されている。図１３
は、クランプ演算回路２５の要部構成を示すブロック図
である。また、図１２は、デジタルクランプ回路の動作
を示すタイミング図である。クランプ演算回路２５は、
外部から与えられたクランプタイミングでＡ／Ｄ変換器
２４の出力を一定時間（図ではクランプパルスの立ち上
がりから１６クロック）積算、平均化し、予め設定され
たクランプ値との差を演算し、その差分に応じてクラン
プのレべルを変える。Ａ／Ｄ変換器２９はこのデジタル
クランプ回路により、入力信号のシンクチップレベルを
そろえてからＡ／Ｄ変換している。従って、正確にクラ
ンプを行うためには外部から正確なクランプパルスを入
力してやる必要がある。

【０００７】図２は、本発明のデジタル同期分離回路の
構成を示すブロック図である。シンクチップクランプ回
路３０はデジタル構成のクランプ回路であり、Ａ／Ｄ変
換器２９の出力信号のシンクチップレべルを再度揃えて
いる。なお詳細な構成、動作は後述する。同期分離回路
３１はシンクチップクランプ回路３０の出力信号から同
期信号を抽出する回路であり、詳細は後述する。微分回
路３２は同期信号の立ち下がりパルスを生成する微分回
路、カウンター３３は微分回路の出力信号によってリセ
ットされ、図示しないマスタクロックをカウントする１
０ビットカウンタ回路、デコード回路３４はカウンター
値をデコードすることで、クランプタイミングや、水平
同期信号などを作成、出カする。なお、以上の回路３０
〜３４は全て同一のクロックによって動作する。また、
各ブロックの下に描かれている波形は各ブロックへの入
力信号波形をアナログ的に示したものである。

【０００８】システムの立ち上がり時には、Ａ／Ｄ変換
器２９内部のクランプ回路にはクランプパルスが来てい
ないので、映像信号は図３に示すように、センターにバ
イアスされてＡ／Ｄ変換される。従って、Ａ／Ｄ変換器
の出力においては、シンクチップの位置が信号によって
異なるため、コンパレータ等を用いた単純な同期分離回
路では，同期分離することができない。この問題点を解
決するために、同期分離回路３１の前段にデジタルのク
ランプ回路３０を入れ、シンクチップの出カ値を揃える
ことで、比較器を用いたデジタル同期分離ができるよう
になる。

【０００９】図４は、シンクチップクランプ回路の構成
を示すブロック図である。また、図５は、シンクチップ
クランプ回路の各ブロックの入力信号波形をアナログ的
に示した説明図である。ＬＰＦ２７の出力信号はＤ型ラ
ッチ回路４０を経て最上位ビット拡張回路４１に入力さ
れる（図６（ａ））。入力データは、実際には丸め込み
誤差を防ぐため、整数部８ビットに加えて小数点以下２
ビットも持っており、１０ビットのデータが入力され
る。しかし、以下の説明においては小数点以下を無視し
て説明する。

【００１０】システムの立ち上がり時には、Ａ／Ｄ変換
器２９のクランプ回路２３が動作していないため、中央
値である１２７を中心に信号が出カされる。最上位ビッ
ト拡張回路４１においては、例えば整数部８ビット表示
の信号の最上位に１ビットが追加され、９ビット表示の
信号ａに拡張される（図６（ｂ））。

【００１１】初期状態ではＤ型ラッチ回路４７の出力値
であるクランプ値はリセットされて０であるので、拡張
されたデータは、加算器４２、リミッタ４３、Ｄ型ラッ
チ回路４４をそのまま通過し、全ビット反転回路４５に
入力される。全ビット反転回路４５においては、全ての
ビットが反転された信号ｂが生成される（図６
（ｃ））。比較器４６においては、信号ａと信号ｂとが
比較され（図６（ｄ））、ａ＞ｂである場合には”１”
を、そうでない場合には”０”を出力する。システムの
立ち上がり時にはクランプ値が０であり、ビット拡張し
ているので、比較すると必ずｂが大きくなり、比較器４
６からは”０”が出力される。

【００１２】加算器４７は、クランプ値をｃとするとｙ
＝ｃ＋（ｂ−ａ）／２という演算を行い、演算結果ｙを
出力する。また、加算器４８は、ｚ＝ｃ−0.000001（２
のマイナス６乗）という演算を行う。なお、クランプ値
は小数点以下６ビットを持っており、加算器４２以降の
回路は全て小数点以下６ビットまでを扱う。スイッチ５
０は、比較器４６の出力が”０”の時には加算器４７の
出力を、”１”である時には加算器４８の出力をＤ型ラ
ッチ回路４９に出力する。即ち、比較器４６において反
転した信号ｂと元の信号をａを比較し、ａ＜ｂならば、
（（ｂ−ａ）／２をクランプ値（初期値はリセットによ
って０）に加算する（アナログでいう充電回路に相当す
る）。

【００１３】また、ａ＞＝ｂならば、元のクランプ値か
ら０．０１５６２５（２進数で0.000001）を引き、クラ
ンプ値がゆっくりした時定数で減少するように設定して
いる。小数点以下のビットを更に増やし、ａ＞＝ｂであ
る時に引く値を調整することで時定数の変更も可能であ
る。（アナログでいう放電回路に相当する）。そして、
クランプ値が加算器４２によって元の信号に加算される
ことによって信号がクランプされる（図６（ｆ））。な
お、リミッタ４３は加算結果が９ビットをオーバーフロ
ーした時に９ビットの最大値を出力する制限回路であ
る。このように入力信号だけを用いてシンクチップクラ
ンプを行っているので、信号の立ち上がり時や、信号の
レべルの大小に関係ないシンクチップクランプ回路がで
きる。

【００１４】図６は、図２の同期分離回路３１の構成お
よび動作を示す説明図である。同期分離については、前
段のシンクチップクランプ回路３０でシンクチップ値が
２５５付近にクランプされるので、図６（ｂ）に示すよ
うな比較回路を使用し、図６（ａ）のように２６５をス
ライスレべルとして入力信号と比較して、同期分離を行
っている。図７は、実施例の回路で得られたクランプ波
形と同期信号を示す波形図である。

【００１５】図８は、図２の微分回路３２の構成および
動作を示す説明図である。微分回路３２は例えば遅延回
路６０、インバータ６１、ＡＮＤゲート６２により構成
され、入力信号の立ち下がり時に遅延回路６０の遅延量
に応じた所定幅のパルスを発生する。図９は、図２のデ
コード回路３４の動作タイミングを示す波形図である。
Ａ／Ｄ変換用のクランプパルスを生成するために、図９
のようにカウンター３３の計数値の１から１６までの期
間に出力が"１"となるようにデコード回路が構成されて
いる。このクランプパルスをＡ／Ｄ変換器２９に渡すこ
とで、Ａ／Ｄ変換器２９がシンクチップクランプを開始
することが可能となる。

【００１６】図１０は、本発明の同期分離回路の第１の
使用例を示すブロック図である。デジタルクランプ回路
内蔵Ａ／Ｄ変換器２９にＬＰＦ２７と同期分離回路２８
を内蔵することで、映像信号を入カするだけで、正しく
クランプされたデジタルデ―夕が得られるＡ／Ｄ変換器
が実現できる。図１１は、本発明の同期分離回路の第２
の使用例を示すブロック図である。デジタルクランプ回
路内蔵Ａ／Ｄ変換器２９にぺデスタルクランプ作成回路
を内蔵し、またＬＰＦ２７の出カでデジタルクランプを
かけることで、ぺデスタルの値が一定なデジタルデータ
を得ることができるＡ／Ｄ変換器が実現できる。

【００１７】

【発明の効果】以上述べたように、本発明においては、
アナログ同期分離回路が不要となるため、その分の消費
電力が削減でき、アナログ設計時間の短縮が可能である
という効果がある。また、デジタルであるためセットの
電源電圧や温度等によるスライスレべルの変化等の影響
がなく、確実に同期分離が行えるという効果もある。更
に、デジタル同期分離回路をＡ／Ｄ変換器に内蔵するこ
とで、同期分離回路内蔵のＡ／Ｄ変換器が実現でき、付
加価値を向上させることができるという効果もある。

【図面の簡単な説明】

【図１】本発明を適用した映像信号変換回路の要部を示
すブロック図である。

【図２】本発明のデジタル同期分離回路の構成を示すブ
ロック図である。

【図３】Ａ／Ｄ変換器の出力信号波形をアナログ的に示
した説明図である。

【図４】シンクチップクランプ回路の構成を示すブロッ
ク図である。

【図５】シンクチップクランプ回路の各ブロックの入力
信号波形をアナログ的に示した説明図である。

【図６】図２の同期分離回路３１の構成および動作を示
す説明図である。

【図７】実施例の回路のクランプ波形と同期信号を示す
波形図である。

【図８】図２の微分回路３２の構成および動作を示す説
明図である。

【図９】図２のデコード回路３４の動作タイミングを示
す波形図である。

【図１０】本発明の同期分離回路の第１の使用例を示す
ブロック図である。

【図１１】本発明の同期分離回路の第２の使用例を示す
ブロック図である。

【図１２】デジタルクランプ回路の動作を示すタイミン
グ図である。

【図１３】クランプ演算回路２５の要部構成を示すブロ
ック図である。

【図１４】従来のＡ／Ｄ変換器１０の詳細な構成を示す
ブロック図である。

【図１５】従来の映像信号変換回路の構成を示すブロッ
ク図である。

【符号の説明】

２０…コンポジットビデオ入力端子、２１…セパレート
ビデオ入力端子、２２、２７…ＬＰＦ、２３…クランプ
回路、２４…Ａ／Ｄ変換器、２５…クランプ演算回路、
２６…Ｄ／Ａ変換器、２８…同期分離回路、３０…シン
クチップクランプ回路、３１…同期分離回路、３２…微
分回路、３３…カウンター回路、３４…デコード回路

Claims (4)

【特許請求の範囲】
1. 【請求項１】 デジタル映像信号の最上位ビットを拡張
   する最上位ビット拡張手段と、 最上位ビット拡張手段の出力信号にクランプ値を加算し
   て第１のデ―夕ａを出力する加算手段と、 第１のデータａの全てのビットを反転した第２のデータ
   ｂを出力するビット反転手段と、 第１のデ―夕ａと第２のデータｂとを比較する比較手段
   と、 クランプ値を保持し、出力するクランプ値保持手段と、 前記比較手段の出力がａ＜ｂならば、（ｂ−ａ）／２を
   クランプ値に加算し、ａ＞＝ｂならばクランプ値から所
   定値を減算するクランプ値更新手段とを備えたクランプ
   回路を有することを特徴とする同期分離装置。
2. 【請求項２】 同期分離回路から入力される同期信号に
   基づいてクランプ処理を行うデジタルクランプ回路を内
   蔵し、アナログ映像信号をＡ／Ｄ変換するＡ／Ｄ変換器
   と、 前記Ａ／Ｄ変換器から出力されたデジタル映像信号の同
   期信号をクランプするクランプ回路を備え、前記Ａ／Ｄ
   変換器のデジタルクランプ回路へ同期信号を出力する同
   期分離回路とを備えたことを特徴とする映像信号変換装
   置。
3. 【請求項３】 前記同期分離回路は、 前記Ａ／Ｄ変換器から出力されたデジタル映像信号の最
   上位ビットを拡張する最上位ビット拡張手段と、 最上位ビット拡張手段の出力信号にクランプ値を加算し
   て第１のデ―夕ａを出力する加算手段と、 第１のデータａの全てのビットを反転した第２のデータ
   ｂを出力するビット反転手段と、 第１のデ―夕ａと第２のデータｂとを比較する比較手段
   と、 クランプ値を保持し、出力するクランプ値保持手段と、
   前記比較手段の出力がａ＜ｂならば、（ｂ−ａ）／２を
   クランプ値に加算し、ａ＞＝ｂならばクランプ値から所
   定値を減算するクランプ値更新手段とを備えたクランプ
   回路および該クランプ回路の出力信号を所定のスライス
   レベルと比較して同期信号を出力する比較回路を有する
   ことを特徴とする請求項２に記載の映像信号変換装置。
4. 【請求項４】 デジタル映像データの最上位ビットを拡
   張する第１の工程と、 第１の工程の出力データとクランプ値とを加算して出力
   データａを出力する第２の工程と、 出力データａの全てのビットを反転した第２のデータｂ
   を求める第３の工程と、 出力デ―夕ａと第３の工程の出力データｂを毎クロック
   比較する第４の工程と、 第４の工程の比較結果がａ＜ｂならば、（ｂ−ａ）／２
   をクランプ値に加算し、ａ＞＝ｂならばクランプ値から
   所定値を減算する第４の工程と、 第２の工程の出力データａを所定値と比較して同期信号
   を出力する第５の工程を含むことを特徴とする同期分離
   方法。