JPH05260339A - ディジタルｐｌｌ回路 - Google Patents
ディジタルｐｌｌ回路Info
- Publication number
- JPH05260339A JPH05260339A JP4086215A JP8621592A JPH05260339A JP H05260339 A JPH05260339 A JP H05260339A JP 4086215 A JP4086215 A JP 4086215A JP 8621592 A JP8621592 A JP 8621592A JP H05260339 A JPH05260339 A JP H05260339A
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- JP
- Japan
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- circuit
- phase difference
- output
- potential
- signal
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- Processing Of Color Television Signals (AREA)
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
- Synchronizing For Television (AREA)
- Television Systems (AREA)
Abstract
(57)【要約】 （修正有）
【目的】 水平同期期間での位相差をディジタル信号の
ままで検出する簡単な回路を提供する。 【構成】 ディジタル信号に変換されたＭＵＳＥ信号の
水平同期期間のＬ（またはＨ）からＨ（またはＬ）に変
化する信号波形の中間のサンプル点の電位を検出し、こ
の電位で電圧制御回路を制御するＰＬＬ回路において、
中間のサンプル点の電位と設定値との比較値を１か０で
出力する位相差検出回路２４と、位相差検出回路２４の
出力を、中間のサンプル点のクロックで１Ｈラインホー
ルドするＤ型ＦＦ回路１７とを具備する。ディジタル変
換後のＭＵＳＥ信号が、５段のシフトレジスタ１１に入
力し、Ｑ１、Ｑ３、Ｑ５から出力し、位相差検出回路
で、位相差Ｘ＝Ｑ３−（Ｑ１＋Ｑ５）／２を求める。位
相差検出回路の最上位ビットＭＳＢのみを取り出し、Ｄ
型ＦＦ回路で基準位相点信号入力端子２１の第６番目の
サンプリングクロックの立上りで１Ｈの間ホールドし
て、ＶＣＯを制御する。
ままで検出する簡単な回路を提供する。 【構成】 ディジタル信号に変換されたＭＵＳＥ信号の
水平同期期間のＬ（またはＨ）からＨ（またはＬ）に変
化する信号波形の中間のサンプル点の電位を検出し、こ
の電位で電圧制御回路を制御するＰＬＬ回路において、
中間のサンプル点の電位と設定値との比較値を１か０で
出力する位相差検出回路２４と、位相差検出回路２４の
出力を、中間のサンプル点のクロックで１Ｈラインホー
ルドするＤ型ＦＦ回路１７とを具備する。ディジタル変
換後のＭＵＳＥ信号が、５段のシフトレジスタ１１に入
力し、Ｑ１、Ｑ３、Ｑ５から出力し、位相差検出回路
で、位相差Ｘ＝Ｑ３−（Ｑ１＋Ｑ５）／２を求める。位
相差検出回路の最上位ビットＭＳＢのみを取り出し、Ｄ
型ＦＦ回路で基準位相点信号入力端子２１の第６番目の
サンプリングクロックの立上りで１Ｈの間ホールドし
て、ＶＣＯを制御する。
Description
【０００１】
【産業上の利用分野】本発明は、ハイビジョンＴＶにお
けるＭＵＳＥ（Ｍｕｌｔｉｐｌｅ Ｓｕｂ−Ｎｙｑｕｉ
ｓｔ Ｓａｍｐｌｉｎｇ Ｅｎｃｏｄｉｎｇ）信号受信
装置におけるディジタルＰＬＬ回路に関するものであ
る。
けるＭＵＳＥ（Ｍｕｌｔｉｐｌｅ Ｓｕｂ−Ｎｙｑｕｉ
ｓｔ Ｓａｍｐｌｉｎｇ Ｅｎｃｏｄｉｎｇ）信号受信
装置におけるディジタルＰＬＬ回路に関するものであ
る。
【０００２】
【従来の技術】一般に、ＭＵＳＥ信号は、図２（ａ）に
示すように、奇数ラインと偶数ラインで１フレーム毎に
反転している。従来、このようなＭＵＳＥ信号の水平同
期部分（以下ＨＤ期間という）は、１６ＭＨｚのクロッ
クの第１番目から第１１番目のサンプリング番号に相当
する。そこで、第１ラインの場合のＨＤ期間におけるＬ
からＨに変化する信号波形の中間のサンプル点の電位を
検出するには、従来は、図４に示す方法で行われてい
た。
示すように、奇数ラインと偶数ラインで１フレーム毎に
反転している。従来、このようなＭＵＳＥ信号の水平同
期部分（以下ＨＤ期間という）は、１６ＭＨｚのクロッ
クの第１番目から第１１番目のサンプリング番号に相当
する。そこで、第１ラインの場合のＨＤ期間におけるＬ
からＨに変化する信号波形の中間のサンプル点の電位を
検出するには、従来は、図４に示す方法で行われてい
た。
【０００３】ＭＵＳＥ信号入力端子１０に、図２（ａ）
のようなＭＵＳＥ信号が入力すると（ディジタル変換後
であるが説明の都合上、アナログとして記載する）、５
段のシフトレジスタ１１によって、第４サンプリング番
号（Ｑ１）と、第６サンプリング番号（Ｑ３）と、第８
サンプリング番号（Ｑ５）とが出力する。すると、加算
回路１２、インバータ１３、除算回路１４、加算回路１
５からなる位相差検出回路２４によって位相差Ｘは、次
式で演算される。 Ｘ＝Ｑ３−（Ｑ１＋Ｑ５）／２ ここで、Ｑ３に対応する電位は、傾斜部分であり、サン
プリングの位置が少しでも変化すると変化するが、（Ｑ
１＋Ｑ５）／２に対応する電位は、サンプリングの位置
が少し位変化しても変化しないから、一定の設定値と考
えてもよい。
のようなＭＵＳＥ信号が入力すると（ディジタル変換後
であるが説明の都合上、アナログとして記載する）、５
段のシフトレジスタ１１によって、第４サンプリング番
号（Ｑ１）と、第６サンプリング番号（Ｑ３）と、第８
サンプリング番号（Ｑ５）とが出力する。すると、加算
回路１２、インバータ１３、除算回路１４、加算回路１
５からなる位相差検出回路２４によって位相差Ｘは、次
式で演算される。 Ｘ＝Ｑ３−（Ｑ１＋Ｑ５）／２ ここで、Ｑ３に対応する電位は、傾斜部分であり、サン
プリングの位置が少しでも変化すると変化するが、（Ｑ
１＋Ｑ５）／２に対応する電位は、サンプリングの位置
が少し位変化しても変化しないから、一定の設定値と考
えてもよい。
【０００４】前記位相差検出回路２４で求められたＸ
は、８ビットのディジタル値としてＤ／Ａ変換回路２２
に送られ、アナログ値に変換され、ラインパルス入力端
子２３からの信号で、１Ｈライン分は、そのままホール
ドされる。つぎのラインでは、ライン反転信号入力端子
２０によって正負が反転される。このＤ／Ａ変換回路２
２でアナログ値に戻された信号がＶＣＯへの出力端子１
９を介してＰＬＬ回路のＶＣＯに送られ、クロックを作
るための発振周波数を制御する。
は、８ビットのディジタル値としてＤ／Ａ変換回路２２
に送られ、アナログ値に変換され、ラインパルス入力端
子２３からの信号で、１Ｈライン分は、そのままホール
ドされる。つぎのラインでは、ライン反転信号入力端子
２０によって正負が反転される。このＤ／Ａ変換回路２
２でアナログ値に戻された信号がＶＣＯへの出力端子１
９を介してＰＬＬ回路のＶＣＯに送られ、クロックを作
るための発振周波数を制御する。
【０００５】
【発明が解決しようとする課題】このような従来の方法
では、位相差検出回路２４からの出力が、８ビットの場
合、２５６段階のディジタルデータをＤ／Ａ変換するも
のであり、外乱による影響を受けやすく、また、アナロ
グ部品が多くて、装置が高価になるという問題があっ
た。
では、位相差検出回路２４からの出力が、８ビットの場
合、２５６段階のディジタルデータをＤ／Ａ変換するも
のであり、外乱による影響を受けやすく、また、アナロ
グ部品が多くて、装置が高価になるという問題があっ
た。
【０００６】本発明は、水平同期期間における位相差を
ディジタル信号のままで検出し、回路を簡単な構成にし
たものを提供することを目的とする。
ディジタル信号のままで検出し、回路を簡単な構成にし
たものを提供することを目的とする。
【０００７】
【課題を解決するための手段】本発明は、ディジタル信
号に変換されたＭＵＳＥ信号の水平同期期間におけるＬ
（またはＨ）からＨ（またはＬ）に変化する信号波形の
中間のサンプル点の電位を検出し、この電位によって電
圧制御回路を制御するようにしたＰＬＬ回路において、
前記中間のサンプル点の電位と設定値とを比較して設定
値との比較値を１か０で出力する位相差検出回路２４
と、この位相差検出回路２４の出力を、前記中間のサン
プル点のクロックで１ＨラインホールドするＤ型ＦＦ回
路１７とを具備してなることを特徴とするディジタルＰ
ＬＬ回路である。
号に変換されたＭＵＳＥ信号の水平同期期間におけるＬ
（またはＨ）からＨ（またはＬ）に変化する信号波形の
中間のサンプル点の電位を検出し、この電位によって電
圧制御回路を制御するようにしたＰＬＬ回路において、
前記中間のサンプル点の電位と設定値とを比較して設定
値との比較値を１か０で出力する位相差検出回路２４
と、この位相差検出回路２４の出力を、前記中間のサン
プル点のクロックで１ＨラインホールドするＤ型ＦＦ回
路１７とを具備してなることを特徴とするディジタルＰ
ＬＬ回路である。
【０００８】
【作用】ディジタル変換されたＭＵＳＥ信号が、５段の
シフトレジスタ１１に入力し、１６ＭＨｚの第４番目、
第６番目、第８番目の各クロックによりサンプリングさ
れて、Ｑ１、Ｑ３、Ｑ５から、それぞれ出力する。する
と、位相差検出回路２４にて、次式の位相差Ｘが求めら
れる。 Ｘ＝Ｑ３−（Ｑ１＋Ｑ５）／２ ここで、位相差検出回路２４の出力Ｘは、８ビットで出
力するが、その内のＭＳＢ（最上位ビット）のみを排他
的オア回路からなる論理回路１６へ送る。このＭＳＢを
例えば”１”とする。
シフトレジスタ１１に入力し、１６ＭＨｚの第４番目、
第６番目、第８番目の各クロックによりサンプリングさ
れて、Ｑ１、Ｑ３、Ｑ５から、それぞれ出力する。する
と、位相差検出回路２４にて、次式の位相差Ｘが求めら
れる。 Ｘ＝Ｑ３−（Ｑ１＋Ｑ５）／２ ここで、位相差検出回路２４の出力Ｘは、８ビットで出
力するが、その内のＭＳＢ（最上位ビット）のみを排他
的オア回路からなる論理回路１６へ送る。このＭＳＢを
例えば”１”とする。
【０００９】Ｄ型ＦＦ回路１７では、基準位相点信号入
力端子２１からの第６番目のサンプリングクロックの立
上りで１Ｈの間ホールドする。この”１”が平滑回路１
８を介してＶＣＯへの出力端子１９へ送られてＶＣＯを
制御する。この結果、例えば、Ｑ３の値がやや下がっ
て、”０”になったものとすると、再びＱ３が上がる。
このようにして、１、０、１、０、…を繰り返していれ
ば、略安定した制御電圧となる。なお、Ｄ型ＦＦ回路１
７の出力が”１”と”０”だけであるから、平滑回路１
８にて平滑化してＶＣＯへの出力端子１９へ出力する。
つぎに、Ｑ３の値が上がりすぎていたり、下がりすぎて
いる場合には、出力は、例えば、１、１、１、１、０、
０、０、０、１、１、１、０、０、０、１、１、０、
０、１、０、…などのように変化して、Ｑ３は、設定値
に収束する。
力端子２１からの第６番目のサンプリングクロックの立
上りで１Ｈの間ホールドする。この”１”が平滑回路１
８を介してＶＣＯへの出力端子１９へ送られてＶＣＯを
制御する。この結果、例えば、Ｑ３の値がやや下がっ
て、”０”になったものとすると、再びＱ３が上がる。
このようにして、１、０、１、０、…を繰り返していれ
ば、略安定した制御電圧となる。なお、Ｄ型ＦＦ回路１
７の出力が”１”と”０”だけであるから、平滑回路１
８にて平滑化してＶＣＯへの出力端子１９へ出力する。
つぎに、Ｑ３の値が上がりすぎていたり、下がりすぎて
いる場合には、出力は、例えば、１、１、１、１、０、
０、０、０、１、１、１、０、０、０、１、１、０、
０、１、０、…などのように変化して、Ｑ３は、設定値
に収束する。
【００１０】
【実施例】以下、本発明の一実施例を図１に基づき説明
する。ＭＵＳＥ信号入力端子１０は、５段のシフトレジ
スタ１１に結合されている。このシフトレジスタ１１の
Ｑ１、Ｑ３、Ｑ５の各出力は、８ビットにて位相差検出
回路２４へ結合されている。この位相差検出回路２４
は、従来の構成と異なり、最上位ビット（以下ＭＳＢと
いう）のみ次段の論理回路としての排他的オア回路１６
へ送られる。この排他的オア回路１６の他の入力側に
は、ライン反転信号入力端子２０が結合されている。こ
の排他的オア回路１６の出力側は、Ｄ型ＦＦ回路１７に
結合し、また、このＤ型ＦＦ回路１７には、クロック入
力端に基準位相点信号入力端子２１が結合され、出力端
には、ＬＣフィルタや積分回路からなる平滑回路１８を
介してＶＣＯへの出力端子１９に結合されている。
する。ＭＵＳＥ信号入力端子１０は、５段のシフトレジ
スタ１１に結合されている。このシフトレジスタ１１の
Ｑ１、Ｑ３、Ｑ５の各出力は、８ビットにて位相差検出
回路２４へ結合されている。この位相差検出回路２４
は、従来の構成と異なり、最上位ビット（以下ＭＳＢと
いう）のみ次段の論理回路としての排他的オア回路１６
へ送られる。この排他的オア回路１６の他の入力側に
は、ライン反転信号入力端子２０が結合されている。こ
の排他的オア回路１６の出力側は、Ｄ型ＦＦ回路１７に
結合し、また、このＤ型ＦＦ回路１７には、クロック入
力端に基準位相点信号入力端子２１が結合され、出力端
には、ＬＣフィルタや積分回路からなる平滑回路１８を
介してＶＣＯへの出力端子１９に結合されている。
【００１１】以上の回路の作用を説明する。ディジタル
変換されたＭＵＳＥ信号が、ＭＵＳＥ信号入力端子１０
からシフトレジスタ１１に入力し、１６ＭＨｚの第４番
目、第６番目、第８番目の各クロックによりサンプリン
グされて、Ｑ１、Ｑ３、Ｑ５から、それぞれ出力する。
すると、位相差検出回路２４の加算回路１２にて、Ｑ１
＋Ｑ５を演算し、インバータ１３で正負を反転し、除算
回路１４で２分の１に除算する。この値と、前記Ｑ３と
が、加算回路１５で加算されて位相差Ｘが求められる。
以上の演算を式で表せばつぎのとおりである。 Ｘ＝Ｑ３−（Ｑ１＋Ｑ５）／２
変換されたＭＵＳＥ信号が、ＭＵＳＥ信号入力端子１０
からシフトレジスタ１１に入力し、１６ＭＨｚの第４番
目、第６番目、第８番目の各クロックによりサンプリン
グされて、Ｑ１、Ｑ３、Ｑ５から、それぞれ出力する。
すると、位相差検出回路２４の加算回路１２にて、Ｑ１
＋Ｑ５を演算し、インバータ１３で正負を反転し、除算
回路１４で２分の１に除算する。この値と、前記Ｑ３と
が、加算回路１５で加算されて位相差Ｘが求められる。
以上の演算を式で表せばつぎのとおりである。 Ｘ＝Ｑ３−（Ｑ１＋Ｑ５）／２
【００１２】ここで、加算回路１５の出力は、ＭＳＢの
みを排他的オア回路１６へ送る。Ｘ＝０、すなわち、Ｑ
３が、図２（ａ）のように、丁度中点の「８０」とする
と、「８」「０」＝「１、０、０、０」「０、０、０、
０」であるから、ＭＳＢは、図３のように、”１”とな
る。奇数ラインでは、ライン反転信号入力端子２０か
ら”０”が入力しているものとすると、排他的オア回路
１６の出力は”１”となり、Ｄ型ＦＦ回路１７では、基
準位相点信号入力端子２１からの図２（ｃ）に示すよう
な第６番目のサンプリングクロックの立上りで１Ｈの間
ホールドする。この”１”が平滑回路１８を介してＶＣ
Ｏへの出力端子１９へ送られてＶＣＯを制御する。この
結果、例えば、Ｑ３の値がやや下がって、加算回路１５
が”０”になったものとし、また、偶数ラインでは、ラ
イン反転信号入力端子２０は、”１”とすると、排他的
オア回路からなる論理回路１６の出力は”１”となる。
そのため、再びＱ３が上がる。このようにして、１、
０、１、０、…を繰り返していれば、略安定した制御電
圧となる。なお、Ｄ型ＦＦ回路１７の出力が１と０だけ
であるから、平滑回路１８にて平滑化してＶＣＯへの出
力端子１９へ出力する。
みを排他的オア回路１６へ送る。Ｘ＝０、すなわち、Ｑ
３が、図２（ａ）のように、丁度中点の「８０」とする
と、「８」「０」＝「１、０、０、０」「０、０、０、
０」であるから、ＭＳＢは、図３のように、”１”とな
る。奇数ラインでは、ライン反転信号入力端子２０か
ら”０”が入力しているものとすると、排他的オア回路
１６の出力は”１”となり、Ｄ型ＦＦ回路１７では、基
準位相点信号入力端子２１からの図２（ｃ）に示すよう
な第６番目のサンプリングクロックの立上りで１Ｈの間
ホールドする。この”１”が平滑回路１８を介してＶＣ
Ｏへの出力端子１９へ送られてＶＣＯを制御する。この
結果、例えば、Ｑ３の値がやや下がって、加算回路１５
が”０”になったものとし、また、偶数ラインでは、ラ
イン反転信号入力端子２０は、”１”とすると、排他的
オア回路からなる論理回路１６の出力は”１”となる。
そのため、再びＱ３が上がる。このようにして、１、
０、１、０、…を繰り返していれば、略安定した制御電
圧となる。なお、Ｄ型ＦＦ回路１７の出力が１と０だけ
であるから、平滑回路１８にて平滑化してＶＣＯへの出
力端子１９へ出力する。
【００１３】つぎに、Ｑ３の値が上がりすぎていたり、
下がりすぎている場合には、排他的オア回路からなる論
理回路１６の出力は、例えば、１、１、１、１、０、
０、０、０、１、１、１、０、０、０、１、１、０、
０、１、０、…などのように変化して、Ｑ３は、設定値
に収束する。
下がりすぎている場合には、排他的オア回路からなる論
理回路１６の出力は、例えば、１、１、１、１、０、
０、０、０、１、１、１、０、０、０、１、１、０、
０、１、０、…などのように変化して、Ｑ３は、設定値
に収束する。
【００１４】
【発明の効果】本発明は、上述のように、ディジタル信
号に変換されたＭＵＳＥ信号の水平同期期間におけるＬ
（またはＨ）からＨ（またはＬ）に変化する信号波形の
中間のサンプル点の電位を検出し、この電位によって電
圧制御回路を制御するようにしたＰＬＬ回路において、
前記中間のサンプル点の電位と設定値とを比較して設定
値との比較値を１か０で出力する位相差検出回路２４
と、この位相差検出回路２４の出力を、前記中間のサン
プル点のクロックで１ＨラインホールドするＤ型ＦＦ回
路１７とを具備した構成としたので、Ｄ／Ａ変換回路が
不要になって、回路構成が簡単になり、安価に提供でき
る。また、アナログ値を用いないので、外乱による悪影
響がなく、安定した制御が可能である。
号に変換されたＭＵＳＥ信号の水平同期期間におけるＬ
（またはＨ）からＨ（またはＬ）に変化する信号波形の
中間のサンプル点の電位を検出し、この電位によって電
圧制御回路を制御するようにしたＰＬＬ回路において、
前記中間のサンプル点の電位と設定値とを比較して設定
値との比較値を１か０で出力する位相差検出回路２４
と、この位相差検出回路２４の出力を、前記中間のサン
プル点のクロックで１ＨラインホールドするＤ型ＦＦ回
路１７とを具備した構成としたので、Ｄ／Ａ変換回路が
不要になって、回路構成が簡単になり、安価に提供でき
る。また、アナログ値を用いないので、外乱による悪影
響がなく、安定した制御が可能である。
【図１】本発明によるディジタルＰＬＬ回路の一実施例
を示すブロック図である。
を示すブロック図である。
【図２】ＭＵＳＥ信号の波形図である。
【図３】位相差検出回路２４の出力の説明図である。
【図４】従来のディジタルＰＬＬ回路を示すブロック図
である。
である。
１０…ＭＵＳＥ信号入力端子、１１…シフトレジスタ、
１２…加算回路、１３…インバータ、１４…除算回路、
１５…加算回路、１６…排他的オア回路からなる論理回
路、１７…Ｄ型ＦＦ回路、１８…平滑回路、１９…ＶＣ
Ｏへの出力端子、２０…ライン反転信号入力端子、２１
…基準位相点信号入力端子、２２…Ｄ／Ａ変換回路、２
３…ラインパルス入力端子、２４…位相差検出回路。
１２…加算回路、１３…インバータ、１４…除算回路、
１５…加算回路、１６…排他的オア回路からなる論理回
路、１７…Ｄ型ＦＦ回路、１８…平滑回路、１９…ＶＣ
Ｏへの出力端子、２０…ライン反転信号入力端子、２１
…基準位相点信号入力端子、２２…Ｄ／Ａ変換回路、２
３…ラインパルス入力端子、２４…位相差検出回路。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０４Ｎ 7/00 Ａ 9070−5Ｃ 9/44 Ｚ 8942−5Ｃ (72)発明者 浅見 文孝 神奈川県川崎市中原区上小田中1015番地 富士通株式会社内
Claims (1)
- 【請求項１】 ディジタル信号に変換されたＭＵＳＥ信
号の水平同期期間におけるＬ（またはＨ）からＨ（また
はＬ）に変化する信号波形の中間のサンプル点の電位を
検出し、この電位によって電圧制御回路を制御するよう
にしたＰＬＬ回路において、前記中間のサンプル点の電
位と設定値とを比較して設定値との比較値を１か０で出
力する位相差検出回路２４と、この位相差検出回路２４
の出力を、前記中間のサンプル点のクロックで１Ｈライ
ンホールドするＤ型ＦＦ回路１７とを具備してなること
を特徴とするディジタルＰＬＬ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4086215A JP2869831B2 (ja) | 1992-03-10 | 1992-03-10 | ディジタルｐｌｌ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4086215A JP2869831B2 (ja) | 1992-03-10 | 1992-03-10 | ディジタルｐｌｌ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05260339A true JPH05260339A (ja) | 1993-10-08 |
| JP2869831B2 JP2869831B2 (ja) | 1999-03-10 |
Family
ID=13880562
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4086215A Expired - Lifetime JP2869831B2 (ja) | 1992-03-10 | 1992-03-10 | ディジタルｐｌｌ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2869831B2 (ja) |
Citations (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS50140038A (ja) * | 1974-04-26 | 1975-11-10 | ||
| JPS6019363A (ja) * | 1983-07-13 | 1985-01-31 | Hitachi Ltd | デイジタル信号処理系における位相同期方式 |
| JPS62189885A (ja) * | 1986-02-14 | 1987-08-19 | Matsushita Electric Ind Co Ltd | 自動利得制御装置 |
| JPS62207084A (ja) * | 1986-03-07 | 1987-09-11 | Mitsubishi Electric Corp | 同期クロツク発生回路 |
| JPS62207072A (ja) * | 1986-03-07 | 1987-09-11 | Mitsubishi Electric Corp | 同期クロツク発生回路 |
| JPH0177070U (ja) * | 1987-11-12 | 1989-05-24 |
-
1992
- 1992-03-10 JP JP4086215A patent/JP2869831B2/ja not_active Expired - Lifetime
Patent Citations (6)
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| JPS62207084A (ja) * | 1986-03-07 | 1987-09-11 | Mitsubishi Electric Corp | 同期クロツク発生回路 |
| JPS62207072A (ja) * | 1986-03-07 | 1987-09-11 | Mitsubishi Electric Corp | 同期クロツク発生回路 |
| JPH0177070U (ja) * | 1987-11-12 | 1989-05-24 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2869831B2 (ja) | 1999-03-10 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
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Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19981110 |