JPH0767167B2 - 波形等化器 - Google Patents

Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明は、MUSE信号の伝送時に発生する伝送歪を除去す
るための波形等化器に関する。

［従来の技術］ ハイビジョン方式のテレビ信号の伝送方法としてMUSE方
式が提案されている。このMUSE方式は一種のサンプル値
伝送方式であるため、伝送特性がナイキスト特性からは
ずれて伝送信号に偏差が生じると符号間干渉が発生し、
再生画面上にリンギングが発生してしまう。

このリンギングを除去するために、波形等化器を信号再
生装置のデコーダに組込むことが検討されている（例え
ば、岩舘，二宮「MUSEデコーダ内蔵型波形等化器」1988
年テレビジョン学会予稿集pp351−352、中村，桜井「ハ
イビジョン受信機における自動等化器の検討」1988年テ
レビジョン学会予稿集pp353−354）。

この目的のための波形等化器として、MUSE信号の伝送レ
ート（16.2MHz）の２倍のサンプリングレート（32.4MH
z）を持つT/2波形等化器と、伝送レートに等しいサンプ
リングレート（16.2MHz）のＴ波形等化器とが提案され
ている。

まずT/2波形等化器の一例の回路ブロック図を第２図に
示し、同図を用いてその動作を説明する。

図示しないチューナで検波されたMUSE信号は入力端子１
に入力され、所定特性を有する低域通過フィルタ（以下
「LPF」と略記する）２を介してMUSE信号の伝送レート
（16.2MHz）に等しいサンプリングレートのA/D変換器３
と、この伝送レートの２倍のサンプリングレート（32.4
MHz）のA/D変換器４とに入力される。

16.2MHzのA/D変換器３では、入力した信号をMUSE信号の
A/D変換に必要なビット精度の10bitでデジタル化し、遅
延回路５に出力する。遅延回路５では、後述する可変タ
ップ利得フィルタ７による遅延時間と等しい時間だけ入
力信号を遅延させ、加算器６の一方の入力端子に出力す
る。

一方、32.4MHzのA/D変換器４でデジタル化されたMUSE信
号は、可変タップ利得フィルタ７によりその周波数特性
及び位相特性が補正され、サブサンプラ８により16.2MH
zレートに変換され、波形歪補正信号として前記加算器
６の他方の入力端子に入力される。

このようにA/D変換器を２系統設けるのは、現在32.4MHz
のサンプリングレートで10bit精度のA/D変換器が存在し
ないからである。

かくして、伝送系による波形歪の補正されたMUSE信号が
加算器６の出力信号として得られ、MUSE信号デコード処
理回路17でデコードされる。

可変タップ利得フィルタ７の利得は計算器10により決定
される。すなわち波形等化のために前記MUSE信号の所定
の位置に挿入されているVIT信号をVIT信号抽出回路９に
より抽出し、この抽出したVIT信号と理想インパルス波
形の基準信号とを比較して、可変タップ利得フィルタ７
によるMUSE信号の補正量を計算器10で演算して可変タッ
プ利得フィルタ７の利得を制御する。

遅延回路５の出力信号の一部は、MUSE信号からフレーム
パルス（以下「FP」と略記する）と水平同期信号（以下
「HD」と略記する）とを分離するFP・HD分離回路11に入
力され、FPとHDとがそれぞれ出力される。このFP・HD分
離回路11から出力されるFPはFP比較器12の入力端子の一
方に入力され、HDはHD位相検波器13の入力端子の一方に
入力される。FP比較器12及びHD位相検波器13の他方の入
力端子には同期信号発生回路14から発生されるFP及びHD
の同期信号が入力される。同期信号発生回路14は、電圧
制御発振器（以下「VCO」と略記する）15から入力され
るクロック信号とFP比較器12の出力信号とによりフレー
ム同期の状態に追随して前記FPの同期信号を発生する。
また、高調波成分を除去するLPF16を介してHD位相検波
器13の出力信号がVCO15に入力しVCO15の発振周波数を制
御して、水平同期がとれるように同期信号発生回路14か
ら出力される前記HDの同期信号を制御する。さらに同期
信号発生回路14からVIT信号抽出回路９にVIT信号抽出用
のゲートパルスが供給される。なお、図示はしないが、
前述したA/D変換器3,4,遅延回路5,可変タップ利得フィ
ルタ7,加算器6,サブサンプラ8,計算器10,MUSE信号デコ
ード処理回路17等の各デジタル回路にも同期信号発生回
路14から同期用クロックパルス信号が供給される。

次に、Ｔ波形等化器の回路ブロック図の一例を第３図に
示し、同図を用いてその動作を説明する。同図におい
て、第２図のT/2波形等化器の回路ブロック図と同一の
構成部分には同一の番号を付し、その説明を省略する。

LPF2で高周波の雑音を除去されたMUSE信号は、MUSE信号
の伝送レート（16.2MHz）と等しいサンプリングレート
でデジタル変換するA/D変換器３に入力される。Ｔ波形
等化器は、波形歪補正信号を得る可変タップ利得フィル
タ７′をMUSE信号の伝送レートと等しいサンプリングレ
ートで動作させるので、32.4MHzのA/D変換器とサブサン
プラは必要なく、16.2MHzのサンプリングレートのA/D変
換器３の出力信号を可変タップ利得フィルタ７′に入力
させて波形歪補正を行う。可変タップ利得フィルタ７′
で得られた波形歪補正信号は、加算器６により、遅延回
路５を介した本線系のMUSE信号に加算され伝送歪の補正
が行われる。

［発明が解決しようとする課題］ 上述したように従来提案されている波形等化器には、T/
2波形等化器とＴ波形等化器の２種類がある。

T/2波形等化器は、MUSE信号の本線系に用いるサンプリ
ングレートが16.2MHzのA/D変換器の他に波形等化用にサ
ンプリングレートが32.4MHzのA/D変換器が必要である。
32.4MHzで動作するA/D変換器は高価であり、ビット精度
も低いという欠点がある。

これに対してＴ波形等化器では、A/D変換器はサンプリ
ングレートが16.2MHzのA/D変換器のみでよいという長所
があるが、波形等化能力がT/2波形等化器に比して劣る
という欠点がある。特にリサンプル位相がずれた場合に
は、Ｔ波形等化器の可変タップ利得フィルタのタップ利
得はT/2波形等化器の可変タップ利得フィルタのタップ
利得に比して非常に大きくなり、波形等化能力が劣化し
てしまう。このリサンプル位相のずれは、VCOのクリス
タル発振器の発振周波数がずれている等の場合に発生
し、特に量産時に問題となる。

本発明は従来の波形等化器の上述した欠点を解消するた
めになされたものであり、低コストのＴ波形等化器であ
って、しかも波形等化能力の優れた波形等化器を提供す
ることを目的とする。

［課題を解決するための手段］ 本発明の波形等化器は、MUSE信号の伝送レートに等しい
周波数のリサンプルクロック信号で動作するA/D変換器
と、前記A/D変換器によりデジタル信号に変換された前
記MUSE信号を補正するフィルタと、前記リサンプルロッ
ク信号を発生させるリサンプルクロック信号発生回路
と、前記MUSE信号に重畳されたVIT信号を抽出するVIT信
号抽出回路と、前記VIT信号抽出回路により抽出されたV
IT信号に基づき前記リサンプルクロック信号の位相偏差
を検出し前記リサンプルクロック信号発生回路を制御す
るリサンプルクロック信号発生回路制御手段と、前記VI
T信号と所定の基準信号とにより前記フィルタの利得を
制御するフィルタ制御手段とを備えたことを特徴とする
ものである。

［作用］ 本発明の波形等化器においては、リサンプルクロック信
号の位相偏差をVIT信号抽出回路により抽出されたVIT信
号に基づいて検出し、リサンプルクロック信号の位相偏
差をなくすようにリサンプルクロック信号発生回路を制
御するとともに、VIT信号と所定の基準信号とを比較し
てフィルタの利得を制御するようにして、Ｔ波形等化器
を用いて優れた等化能力を得ている。

［実施例］ 第１図は本発明の一実施例の回路ブロック図である。本
実施例において、第２図，第３図と同一の構成部分には
同一の番号を付し、当該構成部分の動作の個々の説明は
省略する。

第１図において、１はMUSE信号を入力する入力端子であ
り、入力端子１に入力されたMUSE信号はLPF2に入力され
る。LPF2の出力信号はMUSE信号の伝送レート（）と等し
いサンプリングレートのA/D変換器３に入力される。な
お16.2MHzのリサンプルクロックが※印で示すように後
述するVCO15からA/D変換器３に与えられている。A/D変
換器３の出力信号は遅延回路５及び可変タップ利得フィ
ルタ７′に入力される。遅延回路５の出力信号は加算器
６の一方の入力端子及びFP・HD分離回路11に入力され
る。可変タップ利得フィルタ７′の出力信号は加算器６
の他方の入力端子に入力される。加算器６の出力信号は
MUSE信号デコード処理回路17及びVIT信号抽出回路９に
入力される。VIT信号抽出回路９の出力信号は計算器10
に入力される。計算器10の出力信号は可変タップ利得フ
ィルタ７′にタップ利得の制御信号として入力される。
また計算器10で求められたリサンプルクロック信号のDC
的位相偏差値が加算器18の一方の入力端子に入力され
る。すなわち、計算器10はフィルタ制御手段を構成する
と共に、加算器18と共にサンプルクロック信号発生回路
制御手段を構成しているのである。

FP・HD分離回路11のFP出力信号はFP比較器12の一方の入
力端子に入力される。FP・HD分離回路11のHD出力信号は
HD位相検波器13の一方の入力端子に入力される。FP比較
器12及びHD位相検波器13の他方の入力端子には同期信号
発生回路14から比較の対象となる同期信号がそれぞれ入
力される。FP比較器12の出力信号は同期信号発生回路14
に制御信号として入力され、HD位相検波器13の出力信号
は加算器18の他方の入力端子に入力される。加算器18の
出力信号はLPF16に入力され、LPF16の出力信号はVCO15
に制御信号として入力される。VCO15の出力パルス信
号、すなわちリサンプルクロックパルスは同期信号発生
回路14に入力される。なおHD位相検波器13、加算器18、
LPF16、VCO15、同期信号発生回路14はPLL回路を構成し
ており、このPLL回路がリサンプルクロック発生回路と
なっている。同期信号発生回路14の出力信号はVIT信号
抽出回路９にVIT信号抽出用のゲートパルスとして入力
されている。なお図示はしないが、VCO15からのリサン
プルクロックパルスはA/D変換器３の外遅延回路5,可変
タップ利得フィルタ７′，加算器6,18,計算器10,MUSE信
号デコード処理回路17等の各デジタル回路にも同期用ク
ロックパルス信号として入力される。

次に、本実施例の動作を説明する。

入力端子１に入力されたMUSE信号はLPF2により高域の雑
音が除去され、A/D変換器３でデジタル信号に変換され
る。デジタル化されたMUSE信号は本線系と波形歪補正系
とに二分され、本線系の信号は遅延回路５で可変タップ
利得フィルタ７′の遅延時間に相当する時間だけ遅延さ
れ、波形歪補正系の信号は可変タップ利得フィルタ７′
で波形等化のための補正が行われ波形歪補正信号として
加算器６に入力される。加算器６では本線系の信号と波
形歪補正信号とが加算され波形等化がなされる。波形等
化されたMUSE信号は加算器６からMUSE信号デコード処理
回路17に入力されデコードされる。

一方、加算器６から出力されるMUSE信号に重畳されたVI
T信号はVIT信号抽出回路９で抽出され、計算器10に入力
される。計算器10では、入力されたVIT信号と理想イン
パルス波形の基準信号とを比較して、可変タップ利得フ
ィルタ７′によるMUSE信号の補正量を演算し可変タップ
利得フィルタ７′のタップ利得を制御するとともに、リ
サンプルクロック信号のDC的位相偏差を求めその出力信
号を加算器18の一方の入力端子に入力する。

本線系のMUSE信号の一部は遅延回路５からFP・HD分離回
路11にも入力され、FP・HD分離回路11でFPとHDが分離さ
れ、それぞれFP比較器12,HD位相検波器13に入力され
る。FP比較器12,HD位相検波器13では、同期信号発生回
路14からの同期信号と前記FP,HDとを比較して、それぞ
れフレーム同期，水平同期の状態に制御する。HD位相検
波器13の出力信号は加算器18の他方の入力端子に入力さ
れ、計算器10で求められたリサンプルクロック信号のDC
的位相偏差量と加算される。加算器18の出力信号はLPF1
6で高域の雑音を除去され、VCO15に入力される。すなわ
ち位相検波の後にリサンプルクロック信号のDCオフセッ
トを印加してリサンプルクロック信号の位相を一致させ
るようにしているのである。

この位相偏差の検出動作をさらに第４図の波形図を用い
て説明する。

第４図（ａ）は、リサンプルクロック信号の位相偏差が
０の状態でのVIT信号波形であり、同図（ｂ）はリサン
プルクロック信号の位相が遅れ方向にθだけ偏移した状
態を示すものである。このときのサンプル点x0,x1,x2に
対するサンプル値をy0,y1,y2とすると、位相偏差θに対
するサンプル値y0,y1,y2はそれぞれ次のようになる。

y0＝ｆ（x0＋θ）， y1＝ｆ（x1＋θ）， y2＝ｆ（x2＋θ） ここで、関数ｆ（ｘ）は理想インパルス曲線の関数であ
る。また、x0,x1,x2のサンプリングレートは32.4MHzで
ある。

MUSE信号は16.2MHzの伝送レートであるが、伝送される
信号はフレーム毎に180゜移相されており、フレーム間
のVIT信号を利用することで等価的に32.4MHzの伝送レー
トの信号を得ることができる。

ところで、上記理想インパルス曲線の関数ｆ（ｘ）は
（sinx）/xの曲線に近似でき、サンプル点をπ/2間隔で
とると、上式はそれぞれ y0＝｛sin（θ−π/2）｝／（θ−π/2）， y1＝sinθ／θ， y2＝｛sin（θ＋π/2）｝／（θ＋π/2） となる。

従って、位相偏差θをパラメータとして、−π〜＋πの
範囲で変化させ、上式に最も良くあてはまる位相偏差量
θを探し、そのときの位相偏差量θをもってリサンプル
クロック信号の位相偏差とする。

このようにして計算器10で演算された位相偏差θが、所
定の換算方法によりオフセット値として加算器18に加え
られるのである。すなわち、位相検波器13の出力信号に
v0なるオフセットを印加すると、位相は−v0/μだけ偏
移する。ここで、μは位相偏差に対する位相検波器13の
検波感度である。従って、オフセット電圧v0の変化に対
する位相偏移量の変化量−1/μを予め知っておけば、計
算器10によって演算されたリサンプルクロック信号の位
相偏差量をオフセット電圧v0に換算（v0＝−μθ）し
て、加算器18に入力することによりリサンプルクロック
信号の位相偏差を補正できるのである。

このようにしてリサンプルクロック信号の位相偏差を補
正した後、残留する波形歪を前述した従来のＴ波形等化
器の方法により補正する。

なお、本発明は上述した実施例に限定されるものではな
く、例えば逐次繰返すＴ波形等化器の補正サイクルの間
にリサンプル補正を適宜行ってもよい。

［発明の効果］ 本発明の波形等化器においては、Ｔ波形等化器の方式を
用い、かつリサンプルクロック信号の位相偏差の制御を
行うので、低コストでビット精度の良いサンプリングレ
ート16.2MHzのA/D変換器を用いて優れた波形等化特性が
得られ、量産に適し、その効果は極めて大きいものがあ
る。

【図面の簡単な説明】

第１図は本発明の一実施例の回路ブロック図、第２図は
従来のT/2波形等化器の一例の回路ブロック図、第３図
は従来のＴ波形等化器の一例の回路ブロック図、第４図
は第１図の実施例のリサンプルクロック信号の位相偏差
の補正方法を示す波形図である。 2,16……LPF、３……サンプリングレート16.2MHzのA/D
変換器、４……サンプリングレート32.4MHzのA/D変換
器、５……遅延回路、6,18……加算器、7,7′……可変
タップ利得フィルタ、８……サブサンプラ、９……VIT
信号抽出回路、10……計算器、11……FP・HD分離回路、
12……FP比較器、13……HD位相検波器、14……同期信号
発生回路、15……VCO、17……MUSE信号デコード処理回
路。

Claims (1)

【特許請求の範囲】
1. 【請求項１】MUSE信号の伝送レートに等しい周波数のリ
   サンプルクロック信号で動作するA/D変換器と、前記A/D
   変換器によりデジタル信号に変換された前記MUSE信号を
   補正するフィルタと、前記リサンプルクロック信号を発
   生させるリサンプルクロック信号発生回路と、前記MUSE
   信号に重畳されたVIT信号を抽出するVIT信号抽出回路
   と、前記VIT信号抽出回路により抽出されたVIT信号に基
   づき前記リサンプルクロック信号の位相偏差を検出し前
   記リサンプルクロック信号発生回路を制御するリサンプ
   ルクロック信号発生回路制御手段と、前記VIT信号と所
   定の基準信号とにより前記フィルタの利得を制御するフ
   ィルタ制御手段とを備えた波形等化器。