JPH04172068A - 波形等化装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 産業上の利用分野 本発明は、ＭＵＳＥ信号等のサブサンプルされた高精細
度テレビジョン信号の波形等化を行う波形等化装置に関
する。

従来の技術 高精細度テレビジョン信号は、情報量が現行テレビジョ
ン信号（例えばＮＴＳＣ・・・等）に比べてはるかに多
いため、その伝送にはＭＵ　Ｓ　Ｅ（Ｍｕｌｔｉｐｌｅ
Ｓｕｂ−Ｎｙｑｕｉｓｔ　Ｓａｍｐｌｉｎｇ　Ｅｎｃｏ
ｄｉｎｇ）方式等のサブサンプルを利用した帯域圧縮技
術が用いられており、その中で伝送路特性等の影響によ
る波形歪を補正する波形等化技術は重要な技術になって
いる。

従来の波形等化装置の例として、テレビジョン学会全国
大会（１９８８年）１６−５、ｐｐ、３５１−３５２で
報告されているｒＭＵＳＥデコーダ内蔵型波形等化器」
や、テレビジョン学会全国大会（１９８９年）１２−１
２、ｐｐ、２７９−２８０で報告されている「ハイビジ
ョン受信器用波形等什器」がある。これらは、ＭＵＳＥ
信号の垂直帰線刻間に重畳されたロールオフ率１０％の
インパルス信号（以後ＶｒＴ信号と記す）を基準信号に
用いて時間軸上で理想インパルス信号（以後理想ＶＩＴ
信号と記す）との相関演算を行ってトランスバーサルフ
ィルタタップ係数を逐次修正して波形等化を行うもので
ある。

以下、図面を参照しながら従来の波形等化装置の一例に
ついて説明する。

第３図は、従来の波形等化装置の構成を示す概略ブロッ
ク図である。

第３図において、５はＣＰＵ、１２はトランスバーサル
フィルタ、２０はＡ／Ｄ変換器、２２は波形メモリであ
る。

以上のように構成された波形等化装置において、垂直帰
線期間にＶＩＴ信号が基準信号として重畳されているサ
ブサンプルされたテレビジョン信号を波形等化する動作
について説明する。

入力されたテレビジョン信号は、Ａ／Ｄ変換器２０によ
ってＡ／Ｄ変換されてトランスバーサルフィルタ１２に
入力される。トランスバーサルフィルタ１２の出力のＶ
ＩＴ信号は波形メモリ２２を介してＣＰＵ５に入力され
る。

ＣＰＵ５はＶＩＴ信号と理想ＶＩＴ信号との誤差を求め
て波形等化演算を行う。理想ＶＩＴ信号は第４図に示さ
れるような信号で、特性はロールオフ率１０％のインパ
ルスレスポンスである。

一般に、トランスバーサルフィルタのタップ係数を求め
る手法としてＭ　Ｓ　Ｅ　（Ｍｅａｎ　　５ｑｕａｒｅ
Ｅｒｒｏｒ）法またはＺ　Ｆ　（Ｚｅｒｏ　Ｆｏｒｃｉ
ｎｇ）法等があり、これらは一定のアルゴリズムに従い
時間軸上で逐次修正して最終的に最適なタップ係数を求
めるものである。

トランスバーサルフィルタ１２の出力信号を（Ｙに）、
理想ＶＩＴ信号を１Ｒｘｌ、ｈランスバーサルフィルタ
１２の出力ＶＩＴ信号と理想ＶＩＴ信号との差分信号を
ＩＥＫＩ、タップ総数をＭｆＮ＋１とすればトランスバ
ーサルフィルタのｎ回目のタップ係数（ＣｉＭｎ）はＭ
ＳＥ法では以下第１式、ＺＦ法では第２式に基づいて修
正される。ただし、α、βは修正量を決めるための係数
である。

、　　（（：、ｌ　（ｎ４１）＝　ｌＣ，ｌ　（ｎ）（
（：、ｌ　（ｎ＋１＞＝　（（：、ｌ　（ｎ）−β−Ｅ
ｉ　　−−−−−−（２）ＣＰＵ５は、メモリ２２で取
り込んだＶＩＴ信号の同期加算を行った後、第１式また
は第２式の演算を行ってタップ係数の修正を繰り返し行
う。

これら一連の処理はソフトウェアで行われ。このフロー
チャートを第５図に示す。この処理では、理想ＶｒＴ信
号との誤差量が十分小さくなるまで処理が繰り返される
。

この従来の波形等化装置の構成では入力テレビジョン信
号のＳ／Ｎが低い場合には、誤差量がノイズ信号レベル
にほぼ等しくなるともはや誤差量とノイズを判別するこ
とができなくなり、このレベルが波形等化の性能限界に
なってしまう。従って、この残留誤差量を低減して波形
等化性能を改善するには、ＶＩＴ信号を十分な回数だけ
同期加算してＳ／Ｎを改善した後に波形等化演算を行わ
なければならない。

しかしながら、この同期加算の回数か多いと、その同期
加算回数に比例して処理時間が増加し、結果として波形
等化時間が長くなってしまうことになる。さらに、毎回
修正を行う度にＶＩＴ信号をＣＰＵ５に取り込み直すこ
とにより、発散などの動作の不安定性も存在する。時間
軸上で逐次修正を行ってい（場合には、タップ係数の最
適解を振動しながら一定の手順に従って求めて行（ため
ノイズ等、外乱の影響を受は易い。タップ係数が影響を
受けて、タップ係数の組み合わせがちょうど発散を起こ
すようなタップ係数列になった場合には、トランスバー
サルフィルタ１２の出力は発散してしまう。

発明が解決しようとする課題 しかしながら、従来の波形等化装置の構成によって、残
留誤差量をできるだけ低減して波形等化性能を改善する
ためには、十分同期加算を行いＳ／Ｎをよくしておかな
ければならない。

一方、同期加算の回数を多くすることは結果として波形
等化の時間を長くしてしまうことになリ、さらに時間軸
上で逐次修正を行うため波形等化時間の増大だけでなく
、外乱の影響も受は易くなり発散などの可能性が大きく
なる。

本発明は、上記問題点に鑑み波形等化後の残留誤差量を
できる限り低減し、かつ除去時間もタップ係数の逐次修
正ごとに信号を取り込む従来方式に比較し格段に短縮し
、併せて波形等化後の安定性を向上させることのできる
波形等化装置を提供するものである。

課題を解決するための手段 この目的を達成するために、入力テレビジョン信号に重
畳された基準信号の同期加算を行いその結果をＲＡＭに
書き込み、その後ＲＡＭの内容を繰り返し読み出して、
前記入力テレビジョン信号のかわりにＲＡＭから読み出
した信号を波形等化手段に入力するよう構成したもので
ある。

作用 本発明は、上記した構成によって入力テレビジョン信号
に重畳された基準信号を同期加算した後その結果をＲＡ
Ｍに書き込み、その後ＲＡＭの内容を繰り返し読み出し
て、前記入力テレビジョン信号のかわりにＲＡＭからの
読み出し信号を波形等化手段に入力して波形等化演算を
行う。

これにより、タップ係数の逐次修正ごとに基準信号を取
り込むことなく処理時間を大きく低減し、かつ同期加算
回数を十分とることによりＳ／Ｎを十分に改善し、入力
信号の外乱による変動に影響されないようにするもので
ある。

実施例 以下本発明の一実施例の波形等化装置について図面を参
照しながら説明する。

第１図は本発明の第１の実施例における波形等化装置の
回路構成の概略ブロック図である。第１図において、１
はＲＡＭ、２は切り替え回路、３は波形等化回路、４は
メモリ、５はＣＰＵである。

以上のように構成された波形等化装置について基準信号
にＶＩＴ信号を用いた例で、以下その動作を説明する。

最初、切り替え回路２はａ側が選択されており、波形等
化回路３には入力テレビジョン信号がそのまま入力され
る。波形等化回路３の出力に重畳されているＶＩＴ信号
はメモリ４を介してＣＰＵ５に取り込まれる。

ＣＰＵ５は、繰り返しＶＩＴ信号を取り込み十分同期加
算を行ってＳ／Ｎを改善した後、この信号をＣＰＵ５か
らＲＡＭＩに転送して書き込みを行う。これ以後、切り
替え回路２はｂ側を選択しＲＡＭ１を繰り返し読み出す
ことにより、波形等化回路３には同期加算されたＶＩＴ
信号が連続で入力される。

この後ＣＰＵ５は波形等化回路３の出力を最初に入力テ
レビジョン信号を取り込んでいた時と同様にメモリ４を
介して取り込み、あらかじめ内部に持っている理想ＶＩ
Ｔ信号との差分を行い、第１式、第２式で示す演算を行
って波形等化回路３を制御する。

このときの処理フローチャートを第６図に示す。

ここで、同期加算をＮフレーム、修正回数をＭ回、誤差
検出子演算＋タップ係数修正でＬフレーム要するとすれ
ば、すべて処理を行った場合に従来方式と本発明の構成
とを比較した場合、処理時間αは以下第３式の通りであ
る。

α−Ｎ＋ＭＬ＊／　（Ｎ十Ｌ）＊Ｍ　　　・・・・・・
（３）ここで、一般的な値として同期加算を１２８フレ
ーム、修正回数を２０回、誤差検出＋演算子タップ係数
修正を１フレームとした場合を考えてみるとαは１／１
７となり、大幅に短縮されることがわかる。

以下本発明の具体的な実施例について図面を参照しなが
ら説明する。

第２図は本発明の具体的な実施例を示すブロック図であ
る。第２図において、１０はＶＩＴ信号抜き取り回路、
１１はＦＩＦＯ（Ｆｉｒｓｔ　　Ｉｎ　　ＦｉｒｓｔＯ
ｕｔ　　ｍｅｍｏｒｙ）　、１２はトランスバーサルフ
ィルタ、１３はセレクタ、１４はカウンタである。

ＶＩＴ信号抜き取り回路１０はＶＩＴ信号が重畳されて
いる期間ゲートパルス信号を発生する。

入力されたテレビジョン信号はスイッチ２に入力される
が最初はＣ側が選択されて入力テレビジョン信号はその
ままトランスバーサルフィルタ１２に入力される。トラ
ンスバーサルフィルタ１２の出力は、ゲートパルス信号
期間セレクタ１３によってカウンタ１４の出力がメモリ
４のアドレスに供給されメモリ４にＤＭＡ　（Ｄｉｒｅ
ｃｔ　ＭｅｍｏｒｙＡ　ｃｕｃｅｓｓ　）処理でＶＩＴ
信号が書き詰まれる。この後メモリ４にはＣＰＵ５から
のアドレスが供給され、メモリ４に書き込まれたＶＩＴ
信号はＣＰＵ５に読み込まれ同期加算が行われる。これ
らはすべてＣＰＵ５内部でソフトウェア処理される。

以上の一連の処理を必要回数行った後、スイッチ１でｂ
を選択し、ＦＩＦＯＩＩにＣＰＵ５同期加算されたＶＩ
Ｔ信号が転送される。転送が終了した後はスイッチ１は
ａ側に切り替わりＦＩＦＯｌｌは転送されたＶＩＴ信号
を繰り返し出力する。一方、スイッチ２はＣＰＵ５から
の制御によってｄ側の信号を選択し、波形等化手段にＦ
ＩＦＯＩＩのＶＩＴ信号が入力される。

このようにして、毎フレーム、すでに同期加算処理され
た信号を波形等化処理できるので、処理時間の短縮と系
を安定に動作させることが可能になる。

発明の効果 以上のように本発明によれば、ＶＩＴ信号を一度同期加
算した後は、この処理されたＶＩＴ信号を入力テレビジ
ョン信号の替わりに波形等化手段に入力し、波形等化処
理を行うことによって、処理時間を大幅に短縮し、かつ
安定性をあげることができる。

【図面の簡単な説明】

第１図は本発明の一実施例における波形等化装置の概略
ブロック図、第２図は本発明の波形等化装置の具体的な
実施例のブロック図、第３図は従来例の波形等化装置の
ブロック図、第４図はＶＩＴを示す波形図、第５図は従
来例の波形等化処理のフローチャート、第６図は本発明
の波形等化処理のフローチャートである。 １・・・・・・ＲＡＭ、２・・・・・・切り替え回路、
３・・・・・・波形等化回路、４・・・・・・メモリ、
５・・・・・・ＣＰＵ、１０・・・・・・ＶＩＴ信号抜
き取り回路、１１・・・・・・ＦＩＦＯ１１２・・・・
・・トランスバーサルフィルタ、１３・・・・・・セレ
クタ、１４・・・・・・カウンタ、２０・・・・・・Ａ
／Ｄ変換器、２２・・・・・・波形メモリ。 代理人の氏名　弁理士小蝦治明　ほか２名第１図 第３図 ６４図 第５図

Claims (1)

【特許請求の範囲】
1. 基準信号が重畳されているサブサンプルされたテレビジ
   ョン信号を入力し、前記サブサンプルされたテレビジョ
   ン信号の波形等化手段と、前記波形等化手段の出力信号
   中の基準信号を取り込むメモリと、前記メモリに取り込
   まれた基準信号の同期加算処理と基準信号を用いて波形
   等化演算を行うＣＰＵと、前記ＣＰＵによって同期加算
   処理された基準信号の書き込みと読み出しを行うＲＡＭ
   と、前記波形等化手段の入力を波形等化装置の入力テレ
   ビジョン信号もしくは前記ＲＡＭから読み出された信号
   に切り替える手段を備え、前記ＲＡＭに前記ＣＰＵから
   同期加算処理が行われた信号を書き込んだ後は、前記切
   り替え手段で前記ＲＡＭからの読み出し信号が前記波形
   等化手段に入力されるようにしたことを特徴とする波形
   等化装置。