JPH02192368A - 波形等化器 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明は、ＭＵＳＥ信号の伝送時に発生する伝送歪を除
去するための波形等化器に関する。

［従来の技術］ ハイビジョン方式のテレビ信号の伝送方法としてＨ１ｌ
ＳＥ方式が提案されている。このＨＩＩＳＥ方式は一種
のサンプル値伝送方式であるため、伝送特性がナイキス
ト特性からはずれて伝送信号に偏差が生じると符号量干
渉が発生し、再生画面上にリンギングが発生してしまう
。

このリンギングを除去するために、波形等化器を信号再
生装置のデコーダに組込むことが検討されている（例え
ば、岩舘、二宮ｒ　ＭＵＳＥデコーダ内蔵型波形等化器
、　１９１１８年テレビジョン学会予稿集ｐｐ３５１−
３５２　、中村、桜井「ハイビジョン受信機における自
動等化器の検討Ｊ　１９８８年テレビジョン学会予稿集
ｐｐ３ｓ３−３５４　）　。

この目的のための波形等化器として、　ＭＵＳＥ信号の
伝送レート（１６，２ＨＩＩ２＞の２倍のサンプリング
レート（３２，４８Ｈ２）を持ツＴ／２波形等化器と、
伝送レートに等しいサンプリングレート（１６，２８ｔ
ｌＺ）の■波形等化器とが提案されている。

まずＴ／２波形等化器の一例の回路ブロック図を第２図
に示し、同図を用いてその動作を説明する。

図示しないチューナで検波されたＭＵＳＥ信号は入力端
子１に入力され、所定特性を有する低域通過フィルタ（
以下ｒＬＰＦＪと略記する）２を介してＭＵＳＥ信号の
伝送レー）　＜１６．２１４Ｈ２）に等しいサンプリン
グレートのＡ／Ｄ変換器３と、この伝送レートの２倍の
サンプリングレート（３２，４８）ｌｚ）のＡ／Ｄ変換
器４とに入力される。

１６．２　ＭＨｚのＡ／Ｅｌ変換器３では、入力した信
号をＭＵＳＥ信号のＡ／Ｄ変換に必要なビット精度の１
０　ｂｉｔでデジタル化し、遅延回路５に出力する。遅
延回路うでは、後述する可変タップ利得フィルタフによ
る遅延時間と等しい時間だけ入力信号を遅延させ、加算
器６の一方の入力端子に出力する。

一方、３２．４　ＨＤ２のＡ／Ｄ変換器４でデジタル化
されたＭＵＳＥ信号は、可変タップ利得フィルタフによ
りその周波数特性及び位相特性が補正され、サブサンプ
ラ８により１６．２　ＭＨｚレートに変換され、波形歪
補正信号として前記加算器６の他方の入力端子に入力さ
れる。

このようにＡ／Ｄ変換器を２系統設けるのは、現在３２
．４　ＭＨｚのサンプリングレートで１０　ｂｉｔ精度
のＡ／Ｄ変換器が存在しないからである。

かくして、伝送系による波形歪の補正されたＭＵＳＥ信
号が加算器６の出力信号として得られ、ＭＵＳＥ信号デ
コード処理回路１７でデコードされる。

可変タップ利得フィルタフの利得は計算器１０により決
定される。すなわち波形等化のために前記ＭＵＳＥ信号
の所定の位置に挿入されているＶＩＴ信号をＶＩＴ信号
抽出回路９により抽出し、この抽出したＶＩＴ信号と理
想インパルス波形の基準信号とを比較して、可変タップ
利得フィルタフによる）ＩＵｓＥ信号の補正量を計算器
１０で演算して可変タップ利得フィルタ７の利得を制御
する。

遅延回路５の出力信号の一部は、ＭＵＳＥ信号からフレ
ームパルス（以下「「Ｐ」と略記する）と水平同期信号
（以下ｒ　ＨＤ、と略記する）とを分離する［Ｐ・ＨＤ
分離回路１１に入力され、ＦＰとＨ［＋とがそれぞれ出
力される。このＦＰ−ＨＤ分離回路１１から出力される
ＦＰはＦＰ比較器１２の入力端子の一方に入力され、Ｈ
ＤはＨＤ位相検波器１３の入力端子の一方に入力される
。　ＦＰ比較器１２及びｌ′ＩＯ位相検波器１３の他方
の入力端子には同期信号発生回路１４から発生されるＦ
Ｐ及びＨＤの同期信号が入力される。同期信号発生回路
１４は、電圧制御発振器（以下ｒｖｃｏ、と略記する）
１５から入力されるクロック信号、とＦＰ比較器１２の
出力信号とによりフレーム同期の状態に追随して前記Ｆ
Ｐの同期信号を発生する。また、高調波成分を除去する
ＬＰＦ　１６を介して１１０位相検波器１３の出力信号
がＶＣＯ１５に入力しνＣ０１５の発振周波数を制御し
て、水平同期がとれるように同期信号発生回路１４から
出力される前記■０の同期信号を制御する。さらに同期
信号発生回路１４からＶＩＴ信号抽出回路９にＶＩＴ信
号抽出用のゲートパルスが供給される。

なお、図示はしないが、前述したＡ／Ｄ変換器３゜４、
遅延回路５．可変タップ利得フィルタ７、加算器６．サ
ブサンプラ８．計算器１０．　ＭＵＳＥ信号デコード処
理回路１７等の各デジタル回路にも同期信号発生回路１
４から同期用クロックパルス信号が供給される。

次に、■波形等化器の回路ブロック図の一例を第３図に
示し、同図を用いてその動作を説明する。

同図において、第２図のＴ／２波形等化器の回路ブロッ
ク図と同一の構成部分には同一の番号を付し、その説明
を省略する。

ＬＰＦ　２で高周波の雑音を除去されたＭＵＳＥ信号は
、ＨＵＧＥ信号の伝送レート（１６，２ＨＤ２）と等し
いサンプリングレートでデジタル変換するＡ／Ｄ変換器
３に入力される。■波形等化器は、波形歪補正信号を得
る可変タップ利得フィルタ７°をＨｕＳＥ信号の伝送レ
ートと等しいサンプリングレートで動作させるので、３
２．４　ＨＤ２のＡ／Ｄ変換器とサブサンプラは必要な
（，１６，２ＭＨｚのサンプリングレートのＡ／［１変
換器３の出力信号を可変タップ利得フィルタ７゜に入力
させて波形歪補正を行う、可変タップ利得フィルタ７°
で得られた波形歪補正信号は、加算器６により、遅延回
路５を介した本線系のＭＵＳＥ信号に加算され伝送歪の
補正が行われる。

［発明が解決しようとする課題］ 上述したように従来提案されている波形等花器には、丁
７２波形等化器と■波形等化器の２種類がある。

Ｔ／２波形等化器は、ＭＵＳＥ信号の本線系に用いるサ
ンプリングレートが１６．２　ＭＨｚのＡ／Ｄ変換器の
他に波形等化用にサンプリングレートが３２．４　ＨＩ
３のＡ／Ｄ変換器が必要である。　３２．４　ＭＨｚで
動作するＡ／Ｄ変換器は高価であり、ビット精度も低い
という欠点がある。

これに対して■波形等化器では、Ａ／Ｄ変換器はサンプ
リングレートが１６．２　ＨＩ３のＡ／Ｄ変換器のみで
よいという長所があるが、波形等化能力がＴ／２波形等
化器に比して劣るという欠点がある。特にリサンプル位
相がずれた場合には、■波形等化器の可変タップ利得フ
ィルタのタップ利得はＴ／２波形等化器の可変タップ利
得フィルタのタップ利得に比して非常に大きくなり、波
形等化能力が劣化してしまう、このリサンプル位相のず
れは、ｖＣＯのクリスタル発振器の発振周波数がずれて
いる等の場合に発生し、特に量産時に問題となる。

本発明は従来の波形等化器の上述した欠点を解消するた
めになされたものであり、低コストのＴ波形等化器であ
って、しがも波形等化能力の優れた波形等化器を提供す
ることを目的とする。

［課題を解決するための手段］ 本発明の波形等化器は、ＭＵＳＥ信号の伝送レートに等
しい周波数のリサンプルクロック信号で動作するＡ／Ｄ
変換器と、前記Ａ／Ｄ変換器によりデジタル信号に変換
された前記ＭＵＳＥ信号を補正するフィルタと、前記リ
サンプルクロック信号を発生させるリサンプルクロック
信号発生回路と、前記ＭＵＳＥ信号に重畳されたＶＩＴ
信号を抽出するＶＩＴ信号抽出回路と、前記ＶＩＴ信号
抽出回路により抽出されたＶＩＴ信号に基づき前記リサ
ンプルクロック信号の位相偏差を検出し前記リサンプル
クロック信号発生回路を制御するリサンプルクロック信
号発生回路制御手段と、前記ＶＩＴ信号と所定の基準信
号とにより前記フィルタの利得を制御するフィルタ制御
手段とを備えたことを特徴とするものである。

［作用］ 本発明の波形等化器においては、リサンプルクロック信
号の位相偏差をＶＩＴ信号抽出回路により抽出されたＶ
ＩＴ信号に基づいて検出し、リサンプルクロック信号の
位相偏差をなくすようにリサンプルクロック信号発生回
路を制御するとともに、ＶＩＴ信号と所定の基準信号と
を比較してフィルタの利得を制御するようにして、■波
形等化器を用いて優れた等化能力を得ている。

［実施例〕 第１図は本発明の一実施例の回路ブロック図である０本
実施例において、第２図、第３図と同一の構成部分には
同一の番号を付し、当該構成部分の動作の個々の説明は
省略する。

第１図において、１はＭＵＳＥ信号を入力する入力端子
であり、入力端子１に入力された）ＩＵｓＥ信号はＬＰ
Ｆ　２に入力される。　ＬＰＦ　２の出力信号はＭＵＳ
Ｅ信号の伝送レート（）と等しいサンプリングレートの
Ａ／Ｄ変換器３に入力される。なお１６．２　Ｈｌｌｚ
のリサンプルクロックが※印で示すように後述するＶＣ
Ｏ１５からＡ／Ｄ変換器３に与えられている。　Ａ／Ｄ
変換器３の出力信号は遅延回路５及び可変タップ利得フ
ィルタ７°に入力される。遅延回路５の出力信号 は加算器６の一方の入力端子及びＦＰ・ＨＤ分離回路１
１に入力される。可変タップ利得フィルタ７°の出力信
号は加算器６の他方の入力端子に入力される。

加算器６の出力信号はＭＵＳＥ信号デコード処理回路１
１及びＶＩＴ信号抽出回路９に入力される。ＶＮ信号抽
出回路９の出力信号は計算器１０に入力される。

計算器１０の出力信号は可変タップ利得フィルタ７にタ
ップ利得の制御信号として入力される。また計算器１０
で求められたリサンプルクロック信号のＯＣ的位相偏差
値が加算器１８の一方の入力端子に入力される。すなわ
ち、計算器１０はフィルタ制御手段を構成すると共に、
加算器１８と共にサンプルクロック信号発生回路制御手
段を構成しているのである。

ＦＰ、ＨＤ分離回路１１のＦＰ出力信号はＦＰ比較器１
２の一方の入力端子に入力される。　ＦＰ・■０分離回
路１１のＨＯ出力信号は８０位相検波器１３の一方の入
力端子に入力される。　ＦＰ比較器１２及び８０位相検
波器１３の他方の入力端子には同期信号発生回路１４か
ら比較の対象となる同期信号がそれぞれ入力される。　
ＦＰ比較器１２の出力信号は同期信号発生回路１４に制
御信号として入力され、）１０位相検波器１３の出力信
号は加算器１８の他方の入力端子に入力される。加算器
１８の出力信号はＬＰＦ　１６に入力され、ＬＰＦ　１
６の出力信号はＶＣＯ１５に制御信号として入力される
。　ＶＣ０１５の出力パルス信号、すなわちリサンプル
クロックパルスは同期信号発生回路１４に入力される。

ナオＨＤ位相検波器１３、加算器１８、ＬＰＦｌＢ　、
ＶＣＯ１５、同期信号発生回路１４はＰＬＬ回路を構成
しており、このＰＬＬ回路がリサンプルクロック発生回
路となっている。

同期信号発生回路１４の出力信号はνＮ信号抽出回路９
にＶＩＴ信号信号用出用−トパルスとして入力されてい
る。なお図示はしないが、ｖｃｏｔｓからのリサンプル
クロックパルスはＡ／Ｄ変換器３の外遅延回路５．可変
タップ利得フィルタ７°、加算器５．１８．計算器１０
．　ＭＵＳＥ信号デコード処理回路１７等の各デジタル
回路にも同期用クロックパルス信号として入力される。

次に、本実施例の動作を説明する。

入力端子１に入力されたＭＵＳＥ信号はＬＰＦ　２によ
り高域の雑音が除去され、Ａ／Ｄ変換器３でデジタル信
号に変換される。デジタル化された１４ＵｓＥ信号は本
線系と波形歪補正系とに二分され、本線系の信号は遅延
回路５で可変タップ利得フィルタ７゛の遅延時間に相当
する時間だけ遅延され、波形歪補正系の信号は可変タッ
プ利得フィルタ７°で波形等化のための補正が行われ波
形歪補正信号として加算器６に入力される。加算器６で
は本線系の信号と波形歪補正信号とが加算され波形等化
がなされる。波形等化されたＭＵＳＥ信号は加算器６か
らＭＵＳＥ信号デコード処理回路１７に入力されデコー
ドされる。

一方、加算器６から出力される）ｌｔｌｓＥ信号に重畳
されたＶＩＴ信号はＶＤ信号抽出回路９で抽出され、計
算器１０に入力される。計算器１０では、入力されたＶ
ＩＴ信号と理想インパルス波形の基準信号とを比較して
、可変タップ利得フィルタ７°によるＭＵＳＥ信号の補
正量を演算し可変タップ利得フィルタ７゜のタップ利得
を制御するとともに、リサンプルクロック信号のＤＣ的
位相偏差を求めその出力信号を加算器１８の一方の入力
端子に入力する。

本線系のＭｕｓＥ信号の一部は遅延回路５がらＦＰ・Ｈ
Ｄ分離回路１１にも入力され、ＦＰ−ＨＤ分離回路１１
でＦＰとＨＤが分離され、それぞれＦＰ比較器１２．８
０位相検波器１３に入力される。ＦＰ比較器１２．８０
位相検波器１３では、同期信号発生回路１４からの同期
信号と前記ＦＰ、　ＨＤとを比較して、それぞれフレー
ム同期。

水平同期の状態に制御する。　ＮＯ位相検波器１３の出
力信号は加算器１８の他方の入力端子に入力され、計算
器１０で求められたリサンプルクロック信号のＤＣ的位
相偏差量と加算される。加算器１８の出力信号はＬＰＦ
　１６で高域の雑音を除去され、ＶＣＯ１５に入力され
る。すなわち位相検波の後にリサンプルクロック信号の
ＤＣオフセットを印加してリサンプルクロック信号の位
相を一致させるようにしているのである。

この位相偏差の検出動作をさらに第４図の波形図を用い
て説明する。

第４図（ａ）は、リサンプルクロック信号の位相偏差が
０の状態でのＶＩＴ信号波形であり、同図（ｂ）はリサ
ンプルクロック信号の位相が遅れ方向にθだけ偏移した
状態を示すものである。このときのサンプル点ｘｏ　、
ｘｌ　、ｘ２に対するサンプル値をｙＯ、ｙｌ　、ｙ２
とすると、位相偏差θに対するサンプル値ｙｏ　、ｙｌ
、ｙ２はそれぞれ次のようになる。

ｙＯ＝ｆ　（ｘｏ＋θ）。

ｙ１＝ｆ（ｘ１＋θ）。

ｙ２　＝ｆ　（ｘ２＋θ） ここで、関数ｆ　（ｘ）は理想インパルス曲線の関数で
ある。また、ｘｏ　、ｘｌ　、ｘ２のサンプリングレー
トは３２．４　ＭＨｚである。

ＭＵＳＥ信号は１６．２ＭＨｚの伝送レートであるが、
伝送される信号はフレーム毎に　１８０°移相されてお
り、フレーム間のνＩＴ信号を利用することで等価的に
３２．４ＭＨｚの伝送レートの信号を得ることができる
。

ところで、上記理想インパルス曲線の関数ｆ　（ｘ）は
（ｓｉｎｘ）／ｘの曲線に近似でき、サンプル点をπ／
２間隔でとると、上式はそれぞれｙＯ＝　１ｓｉｎ　　
（θ−ｒ／２））／（θ−π／　２　）　。

ｙｌ＝ｓｉｎθ／θ。

ｙ２＝（ｓｉロ　（θ＋　π／２）ｌ／（θ　十　π／
２　）となる。

従って、位相偏差θをパラメータとして、−π〜＋πの
範囲で変化させ、上式に最も良くあてはまる位相偏差量
θを探し、そのときの位相偏差量θをもってリサンプル
クロック信号の位相偏差とする。

このようにして計算器１０で演算された位相偏差θが、
所定の換算方法によりオフセット値として加算器１８に
加えられるのである。すなわち、位相検波器１３の出力
信号にＶＯなるオフセットを印加すると、位相は−ＶＯ
／μだけ偏移する。ここで、μは位相偏差に対する位相
検波器１３の検波感度である。従って、オフセット電圧
■０の変化に対する位相偏移量の変化１−１／μを予め
知っておけば、計算器１０によって演算されたリサンプ
ルクロック信号の位相偏差量をオフセット電圧ｖＯに換
算（ｖＯ＝−μθ）して、加算器１８に入力することに
よりリサンプルクロック信号の位相偏差を補正できるの
である。

このようにしてリサンプルクロック信号の位相偏差を補
正した後、残留する波形歪を前述した従来の■波形等化
器の方、法により補正する。

なお、本発明は上述した実施例に限定されるものではな
く、例えば逐次繰返す■波形等化器の補正サイクルの間
にリサンプル補正を適宜行ってもよい。

［発明の効果〕 本発明の波形等花器においては、■波形等化器の方式を
用い、かつリサンプルクロック信号の位相偏差の制御を
行うので、低コストでビット精度の良いサンプリングレ
ート１６．２８Ｈ２のＡ／Ｄ変換器を用いて優れた波形
等化特性が得られ、量産に適し、その効果は極めて大き
いものがある。

【図面の簡単な説明】

第１図は本発明の一実施例の回路ブロック図、第２図は
従来のＴ／２波形等化器の一例の回路ブロック図、第３
図は従来の■波形等化器の一例の回路ブロック図、第４
図は第１図の実施例のリサンプルクロック信号の位相偏
差の補正方法を示す波形図である。 ２．１６・・・ＬＰＦ、　　３・・・サンプリングレー
ト１６．２ＭＨｚのＡ／Ｄ変換器、　４・・・サンプリ
ングレート３２．４８Ｈ２のへ１０変換器、　５・・・
遅延回路、　６゜１８・・・加算器、　７．７°・・・
可変タップ利得フィルタ。 ８・・・サブサンプラ、　９・・・ＶＩＴ信号抽出回路
、１０・・・計算器、　１１・・・ＦＰ、ＨＤ分離回路
、　１２・・・ＦＰ比較器、　１３・・・ＨＤ位相検波
器、　１４・・・同期信号発生回路、　１５・・・ｖＣ
Ｏ５１７・・・ＨｕＳＥ信号デコード処理回路。 発　明　者　相羽英樹　打田友昭 特許出願人　　日本ビクター株式会社 代　　理　　人　　　弁理士　　二　　瓶　　正　　数
箱４図 （Ｑ） （ｂ）

Claims (1)

【特許請求の範囲】
1. ＭＵＳＥ信号の伝送レートに等しい周波数のリサンプル
   クロック信号で動作するＡ／Ｄ変換器と、前記Ａ／Ｄ変
   換器によりデジタル信号に変換された前記ＭＵＳＥ信号
   を補正するフィルタと、前記リサンプルクロック信号を
   発生させるリサンプルクロック信号発生回路と、前記Ｍ
   ＵＳＥ信号に重畳されたＶＩＴ信号を抽出するＶＩＴ信
   号抽出回路と、前記ＶＩＴ信号抽出回路により抽出され
   たＶＩＴ信号に基づき前記リサンプルクロック信号の位
   相偏差を検出し前記リサンプルクロック信号発生回路を
   制御するリサンプルクロック信号発生回路制御手段と、
   前記ＶＩＴ信号と所定の基準信号とにより前記フィルタ
   の利得を制御するフィルタ制御手段とを備えた波形等化
   器。