JP2756851B2 - デジタルクランプ回路 - Google Patents
デジタルクランプ回路Info
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- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
- H04N5/00—Details of television systems
- H04N5/14—Picture signal circuitry for video frequency region
- H04N5/16—Circuitry for reinsertion of dc and slowly varying components of signal; Circuitry for preservation of black or white level
- H04N5/18—Circuitry for reinsertion of dc and slowly varying components of signal; Circuitry for preservation of black or white level by means of "clamp" circuit operated by switching circuit
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- Signal Processing (AREA)
- Picture Signal Circuits (AREA)
- Processing Of Color Television Signals (AREA)
- Analogue/Digital Conversion (AREA)
- Measuring Volume Flow (AREA)
- Arrangements For Transmission Of Measured Signals (AREA)
- Hall/Mr Elements (AREA)
Description
【発明の詳細な説明】 〔発明の利用分野〕 この発明はデジタル信号クランプ回路に関する。
以下、この発明をデジタルビデオ信号処理について説
明するが、この発明はもっと広く応用できる。
明するが、この発明はもっと広く応用できる。
信号、例えばテレビジョン信号は明るさ成分を有し、
この明るさ信号はその情報内容を抽出するために、ある
その直流値に基準付けられねばならない。しかし、この
ような信号を放送すると、直流値が失われる傾向があ
る。明るさ成分に対する直流基準を再設定するために、
テレビジョン受像機にはクランプ回路が設けられる。一
般には、このクランプ回路は、水平同期パルス期間中に
付勢され、このパルスの振幅に応答して、信号の残りに
対して直流レベルを設定する。この方法は、ほとんどの
ビデオ信号処理構成に対しては非常に満足のできるもの
である。
この明るさ信号はその情報内容を抽出するために、ある
その直流値に基準付けられねばならない。しかし、この
ような信号を放送すると、直流値が失われる傾向があ
る。明るさ成分に対する直流基準を再設定するために、
テレビジョン受像機にはクランプ回路が設けられる。一
般には、このクランプ回路は、水平同期パルス期間中に
付勢され、このパルスの振幅に応答して、信号の残りに
対して直流レベルを設定する。この方法は、ほとんどの
ビデオ信号処理構成に対しては非常に満足のできるもの
である。
ビデオ信号処理の分野における当業者には容易に理解
できるように、水平同期パルスの振幅はチャンネル毎に
変わっている。この変動の結果、クランプされた直流レ
ベルの絶対値はチャンネル毎に変ることになる。
できるように、水平同期パルスの振幅はチャンネル毎に
変わっている。この変動の結果、クランプされた直流レ
ベルの絶対値はチャンネル毎に変ることになる。
標準的な受像機では、チャンネル毎のこの変動はあま
り重要ではない。しかし、表示スクリーンの各部分に２
つのチャンネルからの画像を同時に表示するピクチャイ
ンピクチャ受像機では、２つの画像の明るさの差は視聴
者には目障りかもしれない。従って、これらの信号の少
くとも一方の直流レベルをある特定値にクランプできる
ようにすることが望ましい。この発明の例では、この特
定値は明るさ信号（輝度信号）のブランキングレベルで
ある。輝度信号のブランキングレベルは標準テレビジョ
ン信号の実効部分の直前にあり、比較的容易にサンプル
できる。
り重要ではない。しかし、表示スクリーンの各部分に２
つのチャンネルからの画像を同時に表示するピクチャイ
ンピクチャ受像機では、２つの画像の明るさの差は視聴
者には目障りかもしれない。従って、これらの信号の少
くとも一方の直流レベルをある特定値にクランプできる
ようにすることが望ましい。この発明の例では、この特
定値は明るさ信号（輝度信号）のブランキングレベルで
ある。輝度信号のブランキングレベルは標準テレビジョ
ン信号の実効部分の直前にあり、比較的容易にサンプル
できる。
この発明は、アップ・ダウンカウンタ、加算器及びク
ランプされるべきデジタル信号の所定の期間中に上記ア
ップ・ダウンカウンタを動作可能状態とする（イネーブ
ルする）回路とを有するデジタルクランプ回路に関す
る。加算器（合成回路）は、クランプされる信号を受け
るように結合された第１の入力ポートと、カウンタの計
数値出力に結合された第２の入力ポートとを備えてい
る。カウンタが付勢（イネーブル）されている期間中
は、カウンタは、加算器により供給される和信号の極性
ビットによりカウントアップまたはカウントダウンする
ようにされる。１つの実施例では、計数の方向は加算器
の出力を０に駆動するように選択される。最終的には、
加算器に供給されるカウンタの出力は、カウンタが付勢
されている間の信号が呈する値の負に等しい。この値は
信号の残りの部分の間に加算器に加えられ、信号の直流
値を設定する。
ランプされるべきデジタル信号の所定の期間中に上記ア
ップ・ダウンカウンタを動作可能状態とする（イネーブ
ルする）回路とを有するデジタルクランプ回路に関す
る。加算器（合成回路）は、クランプされる信号を受け
るように結合された第１の入力ポートと、カウンタの計
数値出力に結合された第２の入力ポートとを備えてい
る。カウンタが付勢（イネーブル）されている期間中
は、カウンタは、加算器により供給される和信号の極性
ビットによりカウントアップまたはカウントダウンする
ようにされる。１つの実施例では、計数の方向は加算器
の出力を０に駆動するように選択される。最終的には、
加算器に供給されるカウンタの出力は、カウンタが付勢
されている間の信号が呈する値の負に等しい。この値は
信号の残りの部分の間に加算器に加えられ、信号の直流
値を設定する。
第１図に示す波形の中で上の方に示したものは典型的
なベースバンド合成ビデオ信号の１水平期間を示す。こ
の信号は、水平同期成分、ブランキングレベル、バース
ト成分及び表示される画像の１本のライン（走査線）に
相当するビデオ情報成分を含んでいる。NTSC方式では、
ブランキングレベルは0IREユニットに設定されており、
水平同期成分のチップは−40IREユニットに設定されて
いる。バースト成分は＋20IREユニットと−20IREユニッ
トとの間で振れ、また、情報成分のピークは100IREユニ
ットに制限されている。ブランキングレベルは、ビデオ
信号のバースト成分と情報成分との間の水平期間で検出
することができる。
なベースバンド合成ビデオ信号の１水平期間を示す。こ
の信号は、水平同期成分、ブランキングレベル、バース
ト成分及び表示される画像の１本のライン（走査線）に
相当するビデオ情報成分を含んでいる。NTSC方式では、
ブランキングレベルは0IREユニットに設定されており、
水平同期成分のチップは−40IREユニットに設定されて
いる。バースト成分は＋20IREユニットと−20IREユニッ
トとの間で振れ、また、情報成分のピークは100IREユニ
ットに制限されている。ブランキングレベルは、ビデオ
信号のバースト成分と情報成分との間の水平期間で検出
することができる。
カラーテレビジョン受像機は、バースト期間に現わ
れ、バースト信号の検出に用いられるバーストゲート信
号BGを発生する回路を備えている。ブランキングレベル
期間に現われるサンプリング信号ENは、後述するよう
に、遅延させられたバーストゲート信号BGDから簡単に
取出すことができる。
れ、バースト信号の検出に用いられるバーストゲート信
号BGを発生する回路を備えている。ブランキングレベル
期間に現われるサンプリング信号ENは、後述するよう
に、遅延させられたバーストゲート信号BGDから簡単に
取出すことができる。
デジタル信号処理回路を有する受像機では、受信され
たアナログビデオ信号は、普通、ベースバンドに復調さ
れ、同期チップ値にクランプされる。この信号は、アナ
ログ−デジタル変換器（ADC）のアナログ入力端子に供
給される。システムクロック信号FCに応答するアナログ
−デジタル変換器（ADC）はこの信号を、クロック信号F
Cの周波数に等しいサンプル周波数で生じるパルスコー
ド変調された（PCM）サンプル（例えば、２進サンプ
ル）に変換する。
たアナログビデオ信号は、普通、ベースバンドに復調さ
れ、同期チップ値にクランプされる。この信号は、アナ
ログ−デジタル変換器（ADC）のアナログ入力端子に供
給される。システムクロック信号FCに応答するアナログ
−デジタル変換器（ADC）はこの信号を、クロック信号F
Cの周波数に等しいサンプル周波数で生じるパルスコー
ド変調された（PCM）サンプル（例えば、２進サンプ
ル）に変換する。
以下の説明では、アナログビデオ信号は、８ビットの
２の補数PCMサンプルに変換されるものとする。この場
合、サンプル値の範囲は、−128から＋127（10進）であ
る。−128単位という負の限界値は、−40IRE、即ち、同
期チップに対応し、＋128単位という正の限界値は100IR
Eに相当し、また、０は30IREに相当する。ブランキング
レベルは、信号劣化がない場合、約−55単位の値に相当
する。しかし、同期チップが−40IREより大きいか小さ
いかに関係なく、ブランキングレベルは負のPCM数によ
って表わされる。
２の補数PCMサンプルに変換されるものとする。この場
合、サンプル値の範囲は、−128から＋127（10進）であ
る。−128単位という負の限界値は、−40IRE、即ち、同
期チップに対応し、＋128単位という正の限界値は100IR
Eに相当し、また、０は30IREに相当する。ブランキング
レベルは、信号劣化がない場合、約−55単位の値に相当
する。しかし、同期チップが−40IREより大きいか小さ
いかに関係なく、ブランキングレベルは負のPCM数によ
って表わされる。
以上の条件を考慮に入れた上で、第２図を参照する。
第２図において、太い矢印は複数ビット並列バスを示
す。バスを切って示されている斜線に隣接して示されて
いる数は、そのバス中の並列接続の数を示す。
第２図において、太い矢印は複数ビット並列バスを示
す。バスを切って示されている斜線に隣接して示されて
いる数は、そのバス中の並列接続の数を示す。
アナログビデオ信号が、アナログ−デジタル変換器36
に供給され、アナログ−デジタル変換器36はこのアナロ
グビデオ信号を、前述したように、８ビットの２の補数
PCMサンプルに変換する。これらのサンプルは低域通過
フイルタ（LPF）34に供給される。低域通過フイルタ34
はバースト成分を減衰させて、ブランキングレベルが水
平同期パルスからビデオ情報成分の開始点まで延びるよ
うにする。低域通過フイルタ34からの出力サンプルは素
子32に供給される。素子32は、このサンプルに対して、
符号ビットを複製することによって、余分のビットを付
加する。言いかえると、素子32への入力は、最上位ビッ
トが符号ビットである８ビットのサンプルである。素子
32からの出力は９ビットサンプルで、その２つの最上位
ビットが入力サンプルの符号ビットに対応する。素子32
からの出力サンプルは９ビット加算器28の一方の入力ポ
ートに供給される。（フイルタ34からの８ビットサンプ
ルは９ビットに拡張され、９ビット加算器は、この構成
では、加算器から出力される和が加算器の容量によって
制限を受けないようにする、即ち、フォールドオーバを
防止するために用いられている。） 加算器28により供給される出力サンプルはＤ形ラッチ
30のデータ入力ポートに供給される。ラッチ30はシステ
ムクロックFCに応答して、加算器28からのサンプルを１
サンプル期間遅延させる。ラッチ30からの出力サンプル
OUTはクランプされたビデオ出力信号を表わす。
に供給され、アナログ−デジタル変換器36はこのアナロ
グビデオ信号を、前述したように、８ビットの２の補数
PCMサンプルに変換する。これらのサンプルは低域通過
フイルタ（LPF）34に供給される。低域通過フイルタ34
はバースト成分を減衰させて、ブランキングレベルが水
平同期パルスからビデオ情報成分の開始点まで延びるよ
うにする。低域通過フイルタ34からの出力サンプルは素
子32に供給される。素子32は、このサンプルに対して、
符号ビットを複製することによって、余分のビットを付
加する。言いかえると、素子32への入力は、最上位ビッ
トが符号ビットである８ビットのサンプルである。素子
32からの出力は９ビットサンプルで、その２つの最上位
ビットが入力サンプルの符号ビットに対応する。素子32
からの出力サンプルは９ビット加算器28の一方の入力ポ
ートに供給される。（フイルタ34からの８ビットサンプ
ルは９ビットに拡張され、９ビット加算器は、この構成
では、加算器から出力される和が加算器の容量によって
制限を受けないようにする、即ち、フォールドオーバを
防止するために用いられている。） 加算器28により供給される出力サンプルはＤ形ラッチ
30のデータ入力ポートに供給される。ラッチ30はシステ
ムクロックFCに応答して、加算器28からのサンプルを１
サンプル期間遅延させる。ラッチ30からの出力サンプル
OUTはクランプされたビデオ出力信号を表わす。
ブランキングレベルに等しい大きさで、逆の極性の値
が加算器28の第２の入力ポートに供給される。この値
は、ｎ＋ｍ＋１ビットのアップ・ダウンカウンタ18によ
り生成される。カウンタ18のアップ・ダウン制御は、出
力信号OUTの符号、即ち、最上位ビットに応答する。出
力信号が負（正）の場合は、カウンタ18はカウントアッ
プ（カウントダウン）するようにされる。このカウンタ
18のアップ・ダウン制御入力に供給される符号（極性）
ビット（MSB）は、サンプリング期間中の安定性を確実
にするために、ラッチ30の出力から取られる。カウンタ
18は、各線期間において、ブランキング期間中、１サン
プル期間の間カウントするように付勢（イネーブル）さ
れると考える。一連の水平線期間中、もし出力信号がブ
ランキング期間中、負で、カウンタ18によって加算器28
に供給される値の大きさが加算器28の他方の入力ポート
に供給されるブランキング値よりも小さい場合には、カ
ウンタ18は出力信号が正になるまで、各線期間毎に、１
単位ずつ増加するようにされる。逆に、ブランキング期
間中、出力信号が正の場合には、このカウンタは各線期
間毎に、１単位ずつ減少するようにされる。概念的に
は、このカウンタに18よって供給される値の大きさがブ
ランキングレベルに等しくなると、カウンタは連続した
水平線で１単位ずつの増加と減少を交互に行う。
が加算器28の第２の入力ポートに供給される。この値
は、ｎ＋ｍ＋１ビットのアップ・ダウンカウンタ18によ
り生成される。カウンタ18のアップ・ダウン制御は、出
力信号OUTの符号、即ち、最上位ビットに応答する。出
力信号が負（正）の場合は、カウンタ18はカウントアッ
プ（カウントダウン）するようにされる。このカウンタ
18のアップ・ダウン制御入力に供給される符号（極性）
ビット（MSB）は、サンプリング期間中の安定性を確実
にするために、ラッチ30の出力から取られる。カウンタ
18は、各線期間において、ブランキング期間中、１サン
プル期間の間カウントするように付勢（イネーブル）さ
れると考える。一連の水平線期間中、もし出力信号がブ
ランキング期間中、負で、カウンタ18によって加算器28
に供給される値の大きさが加算器28の他方の入力ポート
に供給されるブランキング値よりも小さい場合には、カ
ウンタ18は出力信号が正になるまで、各線期間毎に、１
単位ずつ増加するようにされる。逆に、ブランキング期
間中、出力信号が正の場合には、このカウンタは各線期
間毎に、１単位ずつ減少するようにされる。概念的に
は、このカウンタに18よって供給される値の大きさがブ
ランキングレベルに等しくなると、カウンタは連続した
水平線で１単位ずつの増加と減少を交互に行う。
カウンタ18はブランキング期間中のみ付勢（イネーブ
ル）されてカウントアップ（インクレメント、または増
加）あるいはカウントダウン（デクレメント、または減
少）するので、カウンタ18によって加算器28に供給され
る値は水平期間の残部では変化しない。従って、カウン
タ18により供給される値がＡに等しく、素子32によって
供給される信号サンプルの値がＳの場合は、出力サンプ
ルの値はＳ＋Ａに等しい。
ル）されてカウントアップ（インクレメント、または増
加）あるいはカウントダウン（デクレメント、または減
少）するので、カウンタ18によって加算器28に供給され
る値は水平期間の残部では変化しない。従って、カウン
タ18により供給される値がＡに等しく、素子32によって
供給される信号サンプルの値がＳの場合は、出力サンプ
ルの値はＳ＋Ａに等しい。
カウンタ18はｎ＋ｍ＋１ビットカウンタとして示され
ている。ｎ＋ｍ＋１（但し、ｎとｍは整数）で表わされ
る数はアナログ−デジタル変換器36により供給されるサ
ンプル当りのビット数に等しくすることもできる。しか
し、これは２つの理由で好ましくない。第１に、カウン
ト値がブランキング信号に付随する雑音に影響されて、
カウンタ18は加算器28に誤った値を供給する可能性があ
る。第２に、計数値が水平線毎に１単位ずつ交互に上っ
たり下がったりする。これらの２つの状態を防止するた
めに、カウンタには、アナログ−デジタル変換器により
供給されるビットを超える大きなビット容量が与えられ
ている。カウンタのより下位のビットは切捨てられ、カ
ウンタからのより上位のビットのみが加算器に供給され
る。この切捨てによって、計数値が除算され、それによ
り、測定された値に対する低域通過機能が実行される。
カウンタは１単位だけ増加または減少し、また、カウン
タのＫビットが切捨てられるので、加算器に加えられる
出力値は、信号変化の方向に応じて2K-1番目の線期間ご
とにのみ変化する。これらの2K-1線期間の間で、ブラン
キングレベルがこれらの線期間の中の一部の期間だけし
か雑音で汚染されていない場合には、引続く線期間中に
カウンタは自己補正をする機会があるので、出力計数値
は全く変化しないであろう。
ている。ｎ＋ｍ＋１（但し、ｎとｍは整数）で表わされ
る数はアナログ−デジタル変換器36により供給されるサ
ンプル当りのビット数に等しくすることもできる。しか
し、これは２つの理由で好ましくない。第１に、カウン
ト値がブランキング信号に付随する雑音に影響されて、
カウンタ18は加算器28に誤った値を供給する可能性があ
る。第２に、計数値が水平線毎に１単位ずつ交互に上っ
たり下がったりする。これらの２つの状態を防止するた
めに、カウンタには、アナログ−デジタル変換器により
供給されるビットを超える大きなビット容量が与えられ
ている。カウンタのより下位のビットは切捨てられ、カ
ウンタからのより上位のビットのみが加算器に供給され
る。この切捨てによって、計数値が除算され、それによ
り、測定された値に対する低域通過機能が実行される。
カウンタは１単位だけ増加または減少し、また、カウン
タのＫビットが切捨てられるので、加算器に加えられる
出力値は、信号変化の方向に応じて2K-1番目の線期間ご
とにのみ変化する。これらの2K-1線期間の間で、ブラン
キングレベルがこれらの線期間の中の一部の期間だけし
か雑音で汚染されていない場合には、引続く線期間中に
カウンタは自己補正をする機会があるので、出力計数値
は全く変化しないであろう。
第２図において、下位の方のカウンタ出力ビット０〜
ｎが切捨てられ、上位の方のビットｎ＋１〜ｎ＋ｍが加
算器に加えられる。上位のビットの数ｍは少くともクラ
ンプされるべき信号レベルの値を表わすに充分な大きさ
でなければならない。第１図に示される例では、ビット
数ｍはブランキングレベルの大きさ55を表わすために少
くとも６でなければならない。カウンタ18からのｍ個の
最上位ビットに対して、Ｒ個のゼロ値ビットが最上位ビ
ット位置に連結される。数Ｒはビット数の和ｍ＋Ｒが、
加算器の入力ビット容量に等しい、素子32により供給さ
れるサンプルビットの数に等しくなるように選択され
る。（システムは２の補数サンプルで動作しており、か
つ、カウンタは符号のない大きさの値を供給しているも
のとしているので、Ｒ個のビットには０値が与えられて
いる。） 第２図のクランプ構成の別の特徴は、カウンタからの
切捨てられた出力を用いてブランキングレベル即ちクラ
ンプレベルの検出が行われるが、カウンタからの端数の
ない値が残りの信号に加えられる点である。この特徴は
AND回路26によって実行される。加算器に加えられない
切捨てられたビットの最上位のビット（ｎ）はAND回路2
6の一方の入力端子に加えられる。Ｄ形ラッチ12、14、1
5で生成される２回遅延を受け、反転されたバーストゲ
ート信号BGDDがAND回路26の第２の入力端子に供給され
る。遅延され反転されたバーストゲート信号はANDゲー
ト26をイネーブルして、有効ビデオ期間中にｎ番目の切
捨てられたビットを通過させ、ブランキング期間の測定
部分中はAND回路26をディスエーブルする。AND回路26か
らの出力信号は加算器28の桁上げ入力（CI）に供給され
る。これにより、２分の１ユニットがある時、それが加
算器に供給されるカウンタ出力に加算されて、端数が処
理され、クランプレベルの精度が向上する。
ｎが切捨てられ、上位の方のビットｎ＋１〜ｎ＋ｍが加
算器に加えられる。上位のビットの数ｍは少くともクラ
ンプされるべき信号レベルの値を表わすに充分な大きさ
でなければならない。第１図に示される例では、ビット
数ｍはブランキングレベルの大きさ55を表わすために少
くとも６でなければならない。カウンタ18からのｍ個の
最上位ビットに対して、Ｒ個のゼロ値ビットが最上位ビ
ット位置に連結される。数Ｒはビット数の和ｍ＋Ｒが、
加算器の入力ビット容量に等しい、素子32により供給さ
れるサンプルビットの数に等しくなるように選択され
る。（システムは２の補数サンプルで動作しており、か
つ、カウンタは符号のない大きさの値を供給しているも
のとしているので、Ｒ個のビットには０値が与えられて
いる。） 第２図のクランプ構成の別の特徴は、カウンタからの
切捨てられた出力を用いてブランキングレベル即ちクラ
ンプレベルの検出が行われるが、カウンタからの端数の
ない値が残りの信号に加えられる点である。この特徴は
AND回路26によって実行される。加算器に加えられない
切捨てられたビットの最上位のビット（ｎ）はAND回路2
6の一方の入力端子に加えられる。Ｄ形ラッチ12、14、1
5で生成される２回遅延を受け、反転されたバーストゲ
ート信号BGDDがAND回路26の第２の入力端子に供給され
る。遅延され反転されたバーストゲート信号はANDゲー
ト26をイネーブルして、有効ビデオ期間中にｎ番目の切
捨てられたビットを通過させ、ブランキング期間の測定
部分中はAND回路26をディスエーブルする。AND回路26か
らの出力信号は加算器28の桁上げ入力（CI）に供給され
る。これにより、２分の１ユニットがある時、それが加
算器に供給されるカウンタ出力に加算されて、端数が処
理され、クランプレベルの精度が向上する。
カウンタに対する付勢信号（イネーブル信号）はＤ形
ラッチ12と14及びAND回路16によって生成される。第１
図に示した信号BGのようなバーストゲード信号がラッチ
12のデータ入力端子10に供給されて１クロック期間の遅
延を与えられる。ラッチ12のＱ出力はラッチ14のデータ
入力に結合されており、ここで、信号に第２のクロック
期間の遅延が与えられる。ラッチ12の反転出力とラッ
チ14の出力ＱはAND回路16のそれぞれの入力端子に加え
られ、AND回路16は、第１図に示されているような１ク
ロック期間の幅を持つ付勢信号ENを発生する。ラッチ12
と14を制御するクロック信号FCもカウンタ18のクロック
入力に加えられる。このクロック信号は、付勢信号が高
の時にカウンタが１単位だけ増加／減少するようにす
る。必要とあれば、ある１つのブランキング期間中に何
回か連続してカウンタが測定を実行することができるよ
うに、付勢パルス（イネーブルパルス）の幅を数パルス
分とすることができる。
ラッチ12と14及びAND回路16によって生成される。第１
図に示した信号BGのようなバーストゲード信号がラッチ
12のデータ入力端子10に供給されて１クロック期間の遅
延を与えられる。ラッチ12のＱ出力はラッチ14のデータ
入力に結合されており、ここで、信号に第２のクロック
期間の遅延が与えられる。ラッチ12の反転出力とラッ
チ14の出力ＱはAND回路16のそれぞれの入力端子に加え
られ、AND回路16は、第１図に示されているような１ク
ロック期間の幅を持つ付勢信号ENを発生する。ラッチ12
と14を制御するクロック信号FCもカウンタ18のクロック
入力に加えられる。このクロック信号は、付勢信号が高
の時にカウンタが１単位だけ増加／減少するようにす
る。必要とあれば、ある１つのブランキング期間中に何
回か連続してカウンタが測定を実行することができるよ
うに、付勢パルス（イネーブルパルス）の幅を数パルス
分とすることができる。
以上の説明では、カウンタ出力値は直接加算器28とAN
D回路26に加えられるものとして説明した。以上説明し
たシステムがこのような接続で動作できる理由は、カウ
ンタの値が常に正の値であり、かつ、ブランキングレベ
ルが常に負の値であるためである。しかし、入力信号ク
ランプ値が正の値でもあるようなより多用途用のシステ
ムでは、カウンタの値は極性を反転させる、即ち、補数
をとらねばならない。これは、カウンタ出力信号路中に
補数回路24を挿入することによって行うことができる。
この場合、アップ・ダウン制御端子に供給される符号ビ
ットも反転されねばならない。別の構成では、カウンタ
ビットに連結されたより上位のＲビットが０ではなく１
の値を持つように制限され、これにより負の出力値が生
成される。さらに別の構成では、加算回路28の代りに減
算器が用いられる。一般には、加算器28として加算器で
も減算器でも用いることができるので、この素子は上位
の用語「合成回路」と呼ぶことができる。
D回路26に加えられるものとして説明した。以上説明し
たシステムがこのような接続で動作できる理由は、カウ
ンタの値が常に正の値であり、かつ、ブランキングレベ
ルが常に負の値であるためである。しかし、入力信号ク
ランプ値が正の値でもあるようなより多用途用のシステ
ムでは、カウンタの値は極性を反転させる、即ち、補数
をとらねばならない。これは、カウンタ出力信号路中に
補数回路24を挿入することによって行うことができる。
この場合、アップ・ダウン制御端子に供給される符号ビ
ットも反転されねばならない。別の構成では、カウンタ
ビットに連結されたより上位のＲビットが０ではなく１
の値を持つように制限され、これにより負の出力値が生
成される。さらに別の構成では、加算回路28の代りに減
算器が用いられる。一般には、加算器28として加算器で
も減算器でも用いることができるので、この素子は上位
の用語「合成回路」と呼ぶことができる。
最後に、カウンタ18について言えば、その出力計数値
が最大値または最小値に達した後にフォールドオーバし
ないように構成することが望ましい。即ち、その計数値
が全て１（または０）で表わされた場合、それ以後のカ
ウントアップ（またはカウントダウン）命令が与えられ
ても、全てが０（または１）の計数値は生成されず、全
てが１（または０）の出力値が保持されるようにするこ
とが望まれる。
が最大値または最小値に達した後にフォールドオーバし
ないように構成することが望ましい。即ち、その計数値
が全て１（または０）で表わされた場合、それ以後のカ
ウントアップ（またはカウントダウン）命令が与えられ
ても、全てが０（または１）の計数値は生成されず、全
てが１（または０）の出力値が保持されるようにするこ
とが望まれる。
第１図は、この発明を説明するためのビデオ信号の一部
を示す波形図、 第２図は、この発明を実施したデジタルクランプ回路の
一実施例のブロック回路図である。 32〜36……デジタル信号供給入力ポート、28……合成回
路、18……アップ・ダウンカウンタ、12〜14……アップ
・ダウンカウンタ付勢手段。
を示す波形図、 第２図は、この発明を実施したデジタルクランプ回路の
一実施例のブロック回路図である。 32〜36……デジタル信号供給入力ポート、28……合成回
路、18……アップ・ダウンカウンタ、12〜14……アップ
・ダウンカウンタ付勢手段。
Claims (2)
- 【請求項１】入力信号を供給するための信号入力ポート
と； 上記入力信号をデジタル信号に変換するに際して、実質
的に零の値から正方向及び負方向への変化を表わす信号
レベル範囲を有するデジタル信号でありかつこのデジタ
ル信号の所定期間中にこの実質的に零の値にクランプす
るのに適したデジタル信号に変換する変換手段と； 上記のデジタル信号を受けるように結合された第１の入
力ポートと、第２の入力ポートと、上記零の値からの正
方向の変化および負方向の変化を表わす極性ビットを有
する信号サンプルを含むクランプされた信号出力を供給
する出力ポートと、を有する合成回路と； 上記極性ビットを受けるように結合されたアップ・ダウ
ン制御入力と、上記合成回路の上記第２の入力ポートに
結合された計数値出力ポートとを有し、上記の所定期間
外の期間中上記の計数値を実質的に一定に保持する、ア
ップ・ダウンカウンタと； 上記デジタル信号の上記所定期間中、上記アップ・ダウ
ンカウンタをイネーブルしてカウントアップまたはカウ
ントダウンさせる手段と； を具備して成るデジタルクランプ回路。 - 【請求項２】PCM入力信号を供給するための信号入力端
子と； タイミング信号を供給するための入力端子と； クロッキング信号を供給するための手段と； 上記タイミング信号に応答して、上記入力信号の所定の
期間中に生起するイネーブル・パルスを有するイネーブ
ル信号を発生する手段と； 上記信号入力端子に結合された第１の入力端子と、第２
の入力端子と、出力端子とを有し、この出力端子は、極
性ビットを含むサンプルより成り、上記第１および第２
の入力端子に供給される信号値の加算的組合わせと減算
的組合わせの一方に対応する出力信号を供給するように
構成された合成回路と； 第１の数のビットで表わされる計数値を供給する複数ビ
ット出力端子を有し、上記クロッキング信号、上記極性
ビットおよび上記イネーブル信号に応答して、上記所定
期間中上記の極性ビットの状態に応じて上記の計数値を
増加または減少させる、アップ・ダウンカウンタと； 上記アップ・ダウンカウンタによって供給される上記計
数値の上記第１の数より小さな第２の数の最上位ビット
を上記合成回路の上記第２の信号入力端子に供給する手
段と； を具備して成るデジタルクランプ回路。
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| US5448308A (en) * | 1993-02-05 | 1995-09-05 | Thomson Consumer Electronics, Inc. | Apparatus for clamping a video signal level |
| KR960028179A (ko) * | 1994-12-06 | 1996-07-22 | 조셉 제이 락스 | 적응 동기 신호 분리기 |
| US5798802A (en) * | 1996-01-31 | 1998-08-25 | Deutsche Itt Industries Gmbh | Video signal clamping circuit |
| US6271889B1 (en) | 1999-03-04 | 2001-08-07 | Analog Devices, Inc. | Synchronization pulse detection circuit |
| US7319852B2 (en) * | 2002-08-29 | 2008-01-15 | Qualcomm, Incorporated | Apparatus and method for DC offset compensation in a direct conversion receiver |
| JP2005086784A (ja) * | 2003-09-11 | 2005-03-31 | Sanyo Electric Co Ltd | デジタルクランプ回路 |
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|---|---|---|---|---|
| US3891833A (en) * | 1974-04-05 | 1975-06-24 | Westinghouse Electric Corp | Vehicle coast control system |
| JPS5754983B2 (ja) * | 1974-04-19 | 1982-11-20 | ||
| US3924106A (en) * | 1974-10-31 | 1975-12-02 | Us Energy | Background compensation for a radiation level monitor |
| US3984663A (en) * | 1974-12-18 | 1976-10-05 | General Motors Corporation | Signal maximum or minimum seeking circuit |
| DE2628662C3 (de) * | 1976-06-25 | 1980-03-06 | Robert Bosch Gmbh, 7000 Stuttgart | System zur Korrektur der digitalen Wertigkeit von Signalen |
| DE2735303C3 (de) * | 1977-08-05 | 1982-03-25 | Robert Bosch Gmbh, 7000 Stuttgart | Schaltungsanordnung zur digitalen Klemmung pulscodemodulierter Videosignale |
| DE2737431C3 (de) * | 1977-08-19 | 1980-11-06 | Robert Bosch Gmbh, 7000 Stuttgart | Verfahren zur digitalen Klemmung pulscodemodulierter Videosignale |
| US4215371A (en) * | 1978-12-21 | 1980-07-29 | Rockwell International Corporation | Front porch clamping circuit |
| NL7901722A (nl) * | 1979-03-05 | 1980-09-09 | Philips Nv | Klemschakeling voor een videosignaal. |
| JPS5767380A (en) * | 1980-10-15 | 1982-04-23 | Alps Electric Co Ltd | Video clamping circuit |
| DE3214756C2 (de) * | 1981-05-02 | 1991-10-17 | Philips Patentverwaltung Gmbh, 2000 Hamburg | Schaltungsanordnung zum Ermitteln des Wertes eines Referenzpegels |
| JPS58178670A (ja) * | 1982-04-12 | 1983-10-19 | Alps Electric Co Ltd | ビデオ・クランプ回路 |
| US4504741A (en) * | 1982-08-30 | 1985-03-12 | Rockwell International Corporation | Digital circuit for generating ascending or descending ramp-like waveforms |
| US4742392A (en) * | 1983-08-04 | 1988-05-03 | Canon Kabushiki Kaisha | Clamp circuit with feed back |
| US4718119A (en) * | 1984-08-27 | 1988-01-05 | Motorola Inc. | AGC circuit including a precision voltage clamp and method |
| KR900002645B1 (ko) * | 1985-03-27 | 1990-04-21 | 가부시기가이샤 히다찌세이사꾸쇼 | 크람푸 회로 |
| EP0205923B1 (en) * | 1985-05-21 | 1990-08-08 | Citizen Watch Co. Ltd. | Auto-pedestal level clamp circuit |
| JPH0797830B2 (ja) * | 1986-04-08 | 1995-10-18 | ソニー株式会社 | ビデオカメラの黒レベル補正回路 |
| US4707741A (en) * | 1986-04-11 | 1987-11-17 | Harris Corporation | Video signal clamping with clamp pulse width variation with noise |
| JPS63176069A (ja) * | 1987-01-16 | 1988-07-20 | Toshiba Corp | デジタルクランプ回路 |
| JP2517961B2 (ja) * | 1987-05-11 | 1996-07-24 | ソニー株式会社 | ビデオ信号のクランプ回路 |
-
1989
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1990
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