CN1046253A - 数字信号钳位电路 - Google Patents

Abstract

用加法器和正反计数器实现数字信号钳位电路。数字信号耦合到加法器的一个输入端，而计数器输出端耦合到加法器的第二输入端。仅在呈现所需的钳位电平的信号时间间隔内启动正反计数器计数。随由加法器提供的信号的极性而控制计数器正向或反向计数。把计数器中的计数值连续地加到加法器上以形成钳位电平。利用来自计数器的舍弃的计数值来提高钳位性能。

Description

本发明涉及数字信号钳位电路。

下面将在数字视频信号处理的应用场合中来说明本发明，虽然本发明具有宽得多的应用范围。

某些信号（例如，电视信号）具有亮度分量，该分量必须以直流值作为基准电位，以便提取其信息内容。然而，在广播这种信号的过程中可能消除或丢失该直流值。为了重新产生该亮度分量的直流基准电位，电视接收机备有钳位电路。该电路通常在水平同步脉冲期间被激励并响应该脉冲的幅度而设置该信号的剩余部分的直流电平。这种方法已经表明完全满足大多数视频信号处理过程的要求。

视频信号处理领域的技术人员容易理解：当改变频道时水平同步脉冲的幅度可能变化。这种变化的结果是：从一个频道到另一个频道，已钳住的直流电平的绝对值会变化。

在标准接收机中，所述从下个频道到另一个频道的变化通常几乎没有影响。但是，在图中有图（pix-in-pix）接收机中（该接收机在显示屏的专用部分同时显示来自两个频道的图象），所述两个图象的亮度差别可能使某些观众感到烦恼。因此，最好能够将所述信号中至少一种信号的直流电平钳位在特定值。在本发明的情况下，该电平是亮度信号的消隐电平。该亮度信号消隐电平紧接在标准电视信号的有效部分之前，因而比较易于取样。

本发明是一种数字钳位电路，它包括正反计数器，加法器和用于在待钳位的数字信号的预定时间间隔中启动所述正反计数器的电路。所述加法器的第一输入端耦合接收待钳位的信号，而其第二输入端耦合到所述计数器的计数值输出端。在启动所述计数器的时间间隔中，由所述加法器提供的和信号的极性位来决定是正向计数或反向计数。在一个实施例中，选择所述计数方向，使得所述加法器产生接近零的输出信号。所述计数器的加到所述加法器的输出值最终等于启动所述计数器期间所述信号呈现的数值的负值。在该信号的剩余部分期间，把该值加到所述加法器，从而产生该信号的直流值。

图1是电视信号的一部分的波形图，可用于说明本发明。

图2是体现本发明的典型的数字钳位电路的方块图。

图1中上部的波形描绘典型的基带复合视频信号的一个行时间间隔。该信号包括水平同步分量，消隐电平，色同步信号分量和对应于一行显示图象的视频信息分量。按NTSC标准，产生零IRE单位的消隐电平，产生负40IRE单位的水平同步分量的顶部，色同步脉冲分量在正、负20IRE单位间摆动，而信息分量的峰值限制为100IRE单位。在水平时间间隔内可检测出在视频信号的色同步脉冲分量和信息分量之间的消隐电平。

彩色电视接收机包含用于产生彩色同步选通脉冲信号BG的电路，该选通脉冲信号BG出现于色同步周期内并用于检测色同步信号。消隐电平期间出现的采样信号EN，可容易地从延迟的彩色同步选通脉冲BGD导出，如下文所述。

在包含数字信号处理装置的接收机中，通常把接收到的模拟视频信号解调到基带并钳位到所述同步脉冲顶部值。该信号加到模拟一数字变换器ADC的模拟输入端。该ADC响应系统时钟信号Fc而把所述信号转换成脉码调制（PCN）样值（例如，二进制样值），这些样值以等于时钟信号Fc的频率的取样速率出现。

在以下讨论中假定把所述模拟视频信号转换成8位二进制补码PCM样值。在该情况下，样值的范围自-128扩展到+127（十进制）。所述-128个单位的负极限值相当于-40IRE或同步脉冲顶部;所述+128个单位的正极限值相当于100IRE;而零值相当于30IRE。在信号不出错的情况下，消隐电平对应于大约-55个单位的值。但是，无论所述同步脉冲顶部是大于或者小于-40IRE，消隐电平都将用负的PCM数表示。

参考图2时要记住这些条件。图2中，宽箭头表示多位并行总线。穿过总线的斜横线旁边的数字表示该总线中并行连接线的数目。

将模拟视频信号耦合到ADC36，如上所述，该ADC把该信号转换成8位二进制补码PCM样值。把这些样值加到低通滤波器34，后者衰减色同步信号分量，使得所述消隐电平从水平同步脉冲扩展到视频信息分量的起点。把该低通滤波器的输出样值耦合到元件32，后者通过复制所述符号位而把附加位加到样值上。即，元件32的输入信号是8位样值，该样值的最高有效位是所述符号位。元件32的输出信号是9位样值，该样值的两个最高有效位对应于输入样值的符号位。把元件32的输出样值耦合到9位加法器28的一个输入端。（注意：把来自滤波器34的所述8位样值扩展到9位，同时，在该方案中，用9位加法器来避免加法器的和数受该加法器容量的限制，即，防止重叠）。

将加法器28提供的输出样值耦合到D型锁存器30的数据输入端，锁存器30响应系统时钟信号Fc而把来自加法器28的样值延迟一个取样周期。来自锁存器30的输出样值OUT表示已钳位的视频输出信号。

把一个与所述消隐电平大小相等、极性相反的值耦合到加法器28的第二输入端。由（n+m+1）位正反计数器18来产生该值。响应所述输出信号OUT的符号位或最高有效位而进行计数器18的正反控制。如果所述输出信号是负的（正的），那么，规定所述计数器正（反）计数。加到所述计数器的正反控制输入端的符号位取自锁存器30的输出端以确保在取样周期中该符号位不变。假定在每次行扫描时间的消隐间隔中的一个取样周期起动所述计数器计数。如果在一系列水平行扫描间隔期间，在消隐时间间隔内所述输出信号是负的（这表明由计数器提供给加法器的值在幅度上小于加到该加法器28的另一输入端的消隐值），那么，将使所述计数器在每个行扫描时间间隔递增1个单位，直至所述输出信号为正。相反，如果所述消隐间隔内所述输出信号是正的，那么，将使所述计数器在每个行扫描时间间隔递减1个单位。理论上，一旦由计数器提供的值的幅度等于消隐电平的幅度，那么，在相继的水平行扫描时，所述计数器将交替递增或递减1个单位。

因为仅仅消隐时间间隔内才允许所述计数器递增/递减，所以，在水平时间间隔的剩余部分期间，由计数器18提供给加法器28的值不变化。这样，如果由计数器18提供的值等于A以及由元件32提供的信号样值的值等于S，那么，所述输出样值的值将等于S+A。

以（n+m+1）位计数器的形式表示计数器18。用n+m+1（其中，n和m是整数）表示的数可以等于每个由ADC36提供的样值的位的数目。但是，由于两种理由，这是不希望有的。首先，该计数值将对附在消隐信号上的噪声敏感，因而该计数器可能给加法器28提供错误的值。其次，该计数值会从一个水平行到下一个水平行，按一个单位交替升降。为了防止这两种情况，该计数器备有超过由所述ADC提供的位的超额位容量。该计数器的较低有效位被舍弃，而仅仅将来自该计数器的较高有较位加到加法器。这种舍弃实现了该计数值的分割，而这种分割又有助于对测到的值实行低通滤波功能。因为，该计数器按1个单位递增和递减，而且，该计数器的K位被舍弃，所以，加到加法器的输出值仅可能随信号变化的方向而每隔（2^K-1-1）个行扫描间隔变化一次。在这2^K-1个行扫描间隔期间，如果消隐电平仅在其中的少数几个间隔期间受到噪声的污染，那么，该输出计数值可能完全不变，这是因为该计数器在相继的行中有自校正的机会。

图2中，舍弃计数器输出的较低有效位0至n，而仅将较高有效位n+1至n+m耦合到加法器。较高有效位的位数m至少必须大到足于表示待钳位的信号电平的值。在图1所示的例子中，位数m至少必须等于6，以便表示消隐电平的幅度55。对于来自计数器18的所述m个最高有效位来说，使R个其值等于零的位与最高有效位的位置相连系。适当地选择数字R，使得位的和数m+R等于由元件32提供的样值位的数目，该数目等于该加法器的输入位容量。（赋予R个位以零值，这是因为假定该系统以二进制补码的样值工作，而且，假定所述计数器提供无符号量值）。

图2的钳位装置的另一个特征是：利用来自该计数器的舍弃的输出信号进行消隐或钳位电平测量，而把来自该计数器的已舍入的值加到剩余的信号上。借助“与”门电路26来实现该特征。把未加到加法器的舍弃的位中的最高有效位（n）耦合到“与”门电路26的一个输入端。把在D型锁存器12、13和15中产生的，二次延迟和倒相的彩色同步选通信号BG_DD耦合到“与”门电路26的第二输入端。该延迟和倒相的彩色同步选通信号允许“与”门电路26在有效视频时间间隔内通过舍弃的第n个位，并在消隐间隔的测量部分禁止所述“与”门电路。把“与”门电路26的输出信号耦合到加法器28的进位输入端（CT）。这把1/2单位（当存在时）加到提供给加法器的计数器输出信号上，以便实现舍入并提高钳位电平的精度。

由D型锁存器12和14以及“与”门电路16产生所述计数器的启动信号。把彩色同步选通信号（例如，图1中所示的信号BG）加到锁存器12的数据输入端10，该信号在该锁存器中延迟一个时钟周期。锁存器12的输出端Q耦合到锁存器14的数据输入端，在锁存器14中，信号被延迟第二个时钟周期。把锁存器12的倒相输出信号Q和锁存器14的输出信号Q加到“与”门电路16的相应输入端，该“与”门电路产生如图1中所示具有1个时钟周期宽度的启动信号EN。还把控制锁存器12和14的时钟信号Fc耦合到计数器18的时钟输入端。当该启动信号是高电平时，该时钟信号使计数器按一个单位递增/递减。注意，如果需要的话，可以使该启动脉冲具有若干脉冲宽度，以便在特定的消隐间隔内启动所述计数器进行若干次相继的测量。

在先前的讨论中已经假定把计数器的输出值直接耦合到加法器28和“与”门电路26。所述系统可以利用这些连接线来操作，这上因为：所述计数器值总是取正值，而所述消隐电平总是取负值。但是，在输入信号钳位值也取正值的更一般的系统中，必须把所述计数器值的极性反相或对其求补。这可以通过计数器输出信号通道中的求补电路24来完成。在这种情况下，还必须把耦合到正反计数控制端的符号位取反。在另一种装置中，可以限定与所述计数器位相连系的R个较高有较位取1值而不是0值，这产生负的输出值。在还有一种装置中，可以用减法电路来代替加法电路28。因为，在一般情况下，加法器28可以或者用加法电路、或者用减法电路来实现，所以，在权利要求书中将用通用术语“组合电路”来描述该元件。

最后，关于计数器18，希望以这样的方式设计，以致于一旦它到达其最大或最小计数值时，其输出计数不重叠。就是说，如果用全部1/（全部零）来表示其计数值，那么，进一步的递增（递减）命令不会产生全零（全部1）计数值，而将保持全1（全零）的输出。

Claims (4)

1、一种包括用于施加数字信号的信号输入端的数字钳位电路，其特征在于来包括；

组合电路，它具有耦合到所述信号输入端的第一输入端、第二输入端和用于提供包含具有极性位的信号样值的已钳位输出信号的输出端。

正反计数器，它具有耦合接收所述极性位的正反控制输入端并且具有计数值输出端，

用于把所述计数值输出端耦合到所述组合电路的第二输入端的装置，以及

用于仅仅在所述输入信号的预定时间间隔内起动所述正反计数器递增/递减的装置。

2、权利要求1中所述的数字钳位电路，其特征在于：

所述正反计数器预定提供最多等于2^n+m的计数值，用位0，1，2，...n，n+1，...n+m，来表示这些值，这里，n和m是大于零的整数，其中，位0是最低有效位，而位m+n是最高有效位，

用于将所述计数值输出端耦合于所述组合电路的装置仅仅把表示所述计数值的m个较高有效位耦合到所述组合电路。

3、权利要求2中所述的数字钳位电路，其特征在于：

所述组合电路还包括进位输入端，以及

所述数字钳位电路还包括：

用于把所述计数值的所述第n位耦合到所述进位输入端的门电路，其中，规定所述门电路在除去所述预定时间间隔之外的信号间隔内让由所述计数值的所述第n位表示的值通过。

4、权利要求1中所述的数字钳位电路，其特征在于：

所述耦合装置包括一种装置，该装置用于在所述预定时间间隔内为所述组合电路提供被舍弃的计数值，并且，用于在除去所述预定时间间隔之外的时间间隔内提供被舍弃的和已舍入的计数值。

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