KR940009999B1 - 자전 변환 소자 및 그의 제조법 - Google Patents

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내용 없음.

Description

자전 변환 소자 및 그의 제조법

제 1a 도는 본 발명에 따른 하나의 2층 구조를 갖는 InAs 박막을 자기감도부로서 갖는 홀소자(칩)를 도시하는 평면도.

제 1b 도는 제 1a 도에서 도시된 홀소자(칩)를 도시하는 단면도.

제 2a 도는 본 발명의 홀소자를 도시하는 평면도인데, 제 1a 와 제 1b 도에 도시된 홀소자(칩)는 리이드의 아일랜드부에 배치되고 골드와이어로 배선되며 포장된다.

제 2b 도는 제 2a 도에 도시된 홀소자를 도시하는 단면도.

제 3 도는 다른 전자 이동도를 갖는 이층구조, 즉 기판의 접촉면에 근접한 저전자 이동도부(21)(A층)의 기판의 접촉면에서 더 멀리 떨어진 고전자 이동도부(22)(B층)를 갖는 InAs 박막을 도시하는 단면도.

제 4 도는 본 발명에서 사용되는 InAs 박막들의 전자 이동도의 온도 의존성을 도시하는 그래프.

제 5 도는 본 발명에서 사용된 InAs 박막들의 저항률의 온도 의존성을 도시하는 그래프.

제 6 도는 본 발명의 InAs 홀 소자들의 입력 저항의 온도 의존성을 도시하는 그래프.

제 7a 도는 강자성체가 기판의 하부상에 배열된 본 발명의 홀소자(칩)를 도시하는 평면도.

제 7b 도는 제 7a 도에 도시된 홀소자(칩)로 도시하는 단면도.

제 8 도는 제 7a, b 도에 도시된 홀소자(칩)가 리이드의 아일랜드부에 배치되고 골드 와이어로 배선된다. 포장된 본 발명의 홀소자를 도시하는 단면도.

제 9 도는 기판의 하부와 InAs 박막의 상부에 강자성체로 형성된 홀소자(칩)가 리이드의 아일랜드부상에 배치되고 골드 와이어로 배선되며 포장된 본 발명의 홀소자를 도시하는 단면도.

제 10 도는 제 9 도에 도시된 InAs 박막의 상부에 강자성체 대신에 강자성채 분말을 포함하는 수지들로 형성된 홀소자(칩)가 리이드의 아일랜드부상에 배치되고 골드 와이어로 배선되며 포장된 본 발명의 홀소자를 도시하는 단면도.

제 11 도는 InAs 박막의 상부에 강자성체로 형성된 홀소자(칩)가 리이드의 아일랜드부상에 배치되고 골드 와이어로 배선되며 포장된 본 발명의 홀소자를 도시하는 단면도.

제 12a 도는 홀소자와 회로소자가 동일한 포장에 형성되는 본 발명의 자전 변환 장치를 도시하는 평면도.

제 12b 도는 제 12a 도에 도시된 장치를 도시하는 단면도.

제 13 도는 본 발명에 따른 InAs 홀소자의 홀 출력 전압을 발생하기 위하여 자계를 적용하기 위한 수단을 갖는 자기 스위치를 도시하는 개략 도면.

제 14 도는 일정한 구동 전압으로 본 발명의 InAs 홀소자의 홀 출력 전압의 온도 의존성을 도시하는 그래프.

제 15 도는 일정한 구동 전류로 본 발명의 InAs 홀소자의 홀 출력 전압의 온도 의존성을 도시하는 그래프.

제 16 도는 일정한 구동 전압으로 본 발명의 InAs 홀소자의 홀 출력 전압(V_H-B특성)의 자계의존성을 도시하는 그래프.

제 17 도는 일정한 구동 전류로 본 발명의 InAs 홀소자의 홀 출력 전압(V_H-B특성)의 자계 의존성을 도시하는 그래프.

제 18 도는 본 발명에 따른 강자성체로 형성된 InAs 홀소자의 홀 출력 전압의 온도 의존성을 도시하는 그래프.

제 19 도는 일정한 구동 전압에서 본 발명에 따른 강자성체로 형성된 InAs 홀소자의 홀 출력 전압의 온도 의존성을 도시하는 그래프.

제 20 도는 일정한 구동 전류로 본 발명에 따른 강자성체로 형성된 InAs 홀소자의 홀 출력 전압의 온도 의존성을 도시하는 그래프.

* 도면의 주요부분에 대한 부호의 설명

1 : 기판 2 : InAs 박막

3 : 도너 불순물 4 : 홀소자의 전극

5 : 홀소자의 자기-감도부 6 : 에폭시 수지

7 : Au 와이어 9 : 보호층

10, 11 : 강자성체 81 : 리이드

82 : 리이드의 아일랜드부

본 발명은 매우 작은 온도 의존성을 나타내는 저항치를 갖는 InAs 박막을 자기 감도부로써 갖는 변환 소자인, 자기 변환 소자 및 그의 제조법에 관한 것이다.

종래의 InAs 홀소자(Hall element) 제조방법은 여러가지가 있었다. 예를들어, 제 1 방법은 InAs의 단결정을 제공하는 단계. 얇은 재료를 얻기 위해 그것을 슬라이성 및 폴리성 하는 단계, 그리고 얇은 재료를 사용하여 InAs 홀소자를 제조하는 단계를 포함한다. 제 2 방법은 운모로 된 기판상에 InAs 다결정 박막을 침적시키는 단계, 기판으로부터 그것을 벗겨내는 단계, 페라이트와 같은 물질로 된 기판에 그것을 접착시키는 단계, 그리고 InAs 다결정 박막을 사용하여 InAs 홀소자를 제조하는 단계를 포함한다. 제 3 방법은 InAs 홀소자 제조를 위해 GaAs 기판상에 성장되어진 InAs 박막을 사용한다.

그러나, 제 1 방법에 따르면, 생산 스케일상 일정한 두께의 InAs 박막을 제조하기가 어렵고, 특히 I㎛이하의 두께로 InAs 박막을 제조하기가 어렵게 되므로 대량 생산의 요구에 부응하지 못한다. 제 2 방법은 일정두께로 InAs 박막을 제공하나 그것은 박막과 페라이트 기판 사이의 접착제로써 유기물질로 된 절연층의 형성을 포함한다. 접착제로써 상기 유기물질은 고온에서 불안정하기 때문에 100℃를 넘는 고온에서 동작하는 InAs 홀소자용의 재료로는 적합하지 않다. 그러므로, 100℃를 넘는 고온에서의 상기 홀소자의 안전한 구동은 불가능하게 된다. InAs 박막과 GaAs 기판 사이에 유기층을 포함하지 않는 제 3 방법으로 제조된 홀소자는 100℃를 초과하는 고온에서도 동작한다. 그러나 InAs 박막과 GaAs 기판이 서로 다른 물질로 되었기 때문에, GaAs 기판과 접하는 접촉면 부근에서의 InAs 단결정은 GaAs 기판의 격자와의 미스얼라인먼트(misalignment)로 인하여 많은 격자에 결함이 생기게 된다. 그리고, GaAs 기판과 접하는 접촉면 부근의 InAs의 결정격자가 다소 무질서하게 된다. 따라서, InAs 박막의 홀소자로써 사용되어질때, 저항의 큰 온도 의존성이 관측된다. 저항치가 60℃ 이상의 온도에서 감소되는 특성을 갖는다. 따라서, 일정한 구동전압하의 100℃를 넘는 온도에서 사용될때, InAs 박막을 사용한 홀소자는 홀소자의 온도 상승에 따라 상술된 저항감소로 인해 열을 발생한다. 상기 열발생이 홀소자에 온도 상승을 야기시키기 때문에, 홀소자는 피드백 (fee dback)현상으로 가속되어진다. 그리고 상기의 것은 일정한 구동 전압에서 홀소자용 자기-파괴형 고장 모드를 발생한다. 이것은 홀소자-구동에 있어서 심각한 결점이 된다. 상기 결점을 극복하기 위하여, 100℃ 또는 그 이상에서 음(-)이 되는 저항의 온도계수를 거의 영(null)또는 양(+)이 되도록 변환이 요구된다.

일반적으로, 전자 농도를 증가시킴으로써 InAs 박막의 저항의 온도 의존성 변화는 감소된다. InAs 박막의 경우에, 홀소자의 사용에 적합하게 되는 그의 시트 저항치는 홀소자가 구동되는 상태하의 설계조건 및 입력 전압치에 따라 좌우된다. 그러므로, 시트 저항의 하한치가 결정되고, 이값은 전자 농도의 대응하는 상한치를 한정 및 결정한다. 상기 제한으로, 전자 농도를 단순히 증가시킴으로써, 상온에서 100℃부근까지 InAs 박막이나 InAs 홀소자의 저항성에 있어서 저항의 온도 의존성의 변화가 감소되어진다. 그러나, 100℃ 이상의 온도에서는 전자 농도증가에 의해서 저항에서의 온도 의존성 변화를 감소시키는 것은 불가능한데, 그것은 100℃를 초과하는 고온에서는, 전자 이동도(electron mobility)의 온도 의존성이 저항의 온도 의존성을 지배하기 때문이다. 따라서, 지금까지는 100℃이상에서 1.4㎛이하의 두께를 갖는 InAs 박막의 저항의 온도 의존성 변화를 감소시키는 어떠한 기술도 없었다.

한편, 100℃ 이상에서 온도 의존성 변화를 감소시키는 순수한 기술이 있다. 1.4㎛이하의 두께를 갖는 InAs 박막의 저항에 있어서 온도 의존성 변화를 감소시키는 것은 실질적으로 유용한 홀소자를 제조하는데 있어 중요하다. 기판 상에 형성된 그런 작은 두께로 된 InAs 박막은 InAs 단결정 경우의 부피에 비해 전자 이동도에서 다른 온도 의존성을 가지기 때문에, 상기 온도 의존성 변화의 상태는 이해되지 않았다.

실질적인 홀소자의 제조에 있어서, 적용 및 비용조건에 편리토록 하기 위하여 작은 크기의 홀소자칩(0.4mm²이하)를 제조하는 것은 상기 칩상의 영농도, 전력 소비에 의해 열이 발생되어, 상기 칩의 온도가 상승된다. 이때, 상기 칩의 온도 상승은 자기 파괴형 고장을 일으키므로, 저항에 있어서 온도 의존성 변화를 감소 시켜서, 예기되는 온도 증가에 따른 어떠한 저항 감소도 일어나지 않게 해야 한다. 그러나, 상기 기술은 본 발명에 까지 달성되지는 않는다.

따라서, 본 발명의 목적은 상술된 문제점들을 해결하기 위한 것으로, 100℃ 이상 150℃ 근처까지의 온도에서도 사용될 수 있는 자전 변환 소자 및 그의 제조방법을 제공하는 것이다.

본 발명의 다른 목적은 그러한 자전 변환 소자를 사용한 자전 변환 장치를 제공하는 것이다.

본 발명의 또 다른 목적은 그러한 자전 변환 소자를 사용한 자기 스위치를 제공하는 것이다.

본 발명의 또 다른 목적은 전자 이동도가 두께 방향으로 변화하는 구조를 갖고 온도가 증가 되어도 저항이 감소되지 않는 저항 특성을 갖는 두께가 1.4㎛이하인 InAs 박막을 자기 감도부로써 사용한 InAs 홀소자를 제공하는 것이다.

상기 본 발명의 목적 및 또 다른 목적들은 절연기판과, 자기 감도부로써 절연 기판상에 형성된 InAs 박막을 포함하는 자전 변환 소자를 제공함으로써 효과적으로 달성되는데 여기서 InAs 박막은 0.2 내지 1.4㎛의 두께로 접속 에피택셜 성장으로써 형성되고 서로 다른 전자 이동도를 갖는 두층을 갖는데, 그 층들은 높은 전자 이동도층과 낮은 전자 이동도층을 포함하며, 높은 전자 이동도층은 도너 불순물로 도핑되어진다.

여기서, 도너 불순물은, Si, S, Ge, Se 및 Sn으로 구성된 군으로부터 선택된 적어도 하나의 소자이다.

자전 변환 소자는 또한 자기 감도부의 적어도 한측부에 인접하도록 배치된 강자성체를 포함한다. 자전 변환 소자를 홀소자가 된다.

본 발명의 제 2 측면에 따르면, 절연기판, 및 자기 감도부로써 절연기판, 및 자기 감도부로써 절연기판상에 형성된 InAs 박막을 포함하는 자전 변환 소자와, 여기서 InAs 박막은 0.2 내지 1.4㎛의 두께로 에피택셜 성장으로써 형성되고 전자 이동도가 다른 두개의 층을 갖는데, 이는 높은 전자 이동도의 층과 낮은 전자 이동도의 층을 포함하는 층으로써, 높은 전자 이동도가 다른 두개의 층을 갖는데, 이는 높은 전자 이동도의 층과 낮은 전자 이동도의 층을 포함하는 층으로써 높은 전자 이동도의 층은 도너 불순물로 도핑되어지며, 그리고 상기 자전 변환 소자와 전기적으로 접속된 회로 소자를 포함하는 자전 변환 장치를 제공하는 것으로써, 여기서, 상기 자전 변환 소자와 회로 소자는 동일한 패키지 내에 형성되어진다.

여기서, 상기 자전 변환 장치는 또한 자기 감도부의 적어도 한측부에 인접하게 배치된 강자성체를 포함한다.

자전 변환은 홀소자가 된다.

도너 불순물은 Si, S, Ge, Se 및 Sn으로 구성된 군으로부터 선택되어진 적어도 하나의 소자가 된다.

본 발명의 제 3 측면에 따르면, 절연기판, 및 자기 감도부로써 절연기판 상에 형성된 InAs 박막을 포함하는 자전 변환 소자와 InAs 박막은 0.2 내지 1.4㎛의 두께로 에피택셜 성장으로써 형성되고 전자 이동도가 다른 두층을 갖는데, 이들 층은 높은 전자 이동도의 층과 낮은 전자 이동도의 층을 포함하는 것으로 높은전자 이동도의 층은 도너 불순물로 도핑되어지며, 그리고 자전 변환 소자를 구동시키기 위하여 자계를 적용하는 수단을 포함하는 자기 스위치를 제공한다.

여기서, 자전 변환 장치는 또한 자기 감도부의 적어도 한측부에 인접하게 배치된 강자성체를 포함한다.

도너 불순물은 Si, S, Ge, Se 및 Sn으로 구성된 군으로부터 선택된 적어도 하나의 소자가 된다. 자전 변환 소자는 홀소자가 된다.

이후 본 발명에 이르는 실험적 절차가 설명되어질 것이다.

즉, 본 발명은 에피택셜 성장에 의해 기판상에 형성된 InAs 박막에 관한 전자 이동 현상을 분석하고 상기 막에 도너 불순물 원자를 도핑함으로써 InAs 박막의 특성을 개선시키기 위함이다. 더욱이, InAs층의 격자가 그의 접촉면 상의 잘못 짝지워진 격자로 인해 InAs층과 기판 사이의 접촉면의 인접부내엔 무질서하게되는 현상을 고려하여, 본 발명자는 격자의 무질서한 부분이 전기전도에 최소로 기여하는 변환 소자의 구조를 연구 하였다.

사실상, 본 발명자는 GaAs 기판상에 성장하는 1.4㎛ 이하의 두께를 갖는 InAs 박막을 InAs용 도너 불순물로써 작용하는 Si로 도핑하였다. 결과적으로, 도핑된 Si의 양이 샘플번호에 따라 증가되어지는 표 1에 나타낸 바와 같이, 도핑된 Si의 양이 증가함에 따라 InAs 박막내의 전자 농도가 증가하는 현상을 발견하게 되었다. 더욱이, 결정 성장 상태가 동일함에 불구하고 전자농도가 증가함에 따라 전자 이동도 증가하는 현상이 발견되었다. 제 4 도는 도핑되지 않은 것과 비교하는 본 발명의 InAs 박막의 전자 이동도의 온도 의존성을 설명하는 그래프이다. Si가 도핑된 InAs 박막과 도핑되지 않는 박막 사이에는 온도 의존성의 큰 차이가 있음이 관측되었다.

[표 1]

전자 농도와 전자 이동도와의 관계

주(註) : 막두께 : 0.4㎛

도핑된 Si의 양은 샘플번호에 따라 증가한다.

* : 전자 농도는 홀 측정에 의해 얻어진다.

더욱이, 상기 현상을 보다 깊이 연구하기 위하여, 표 2에 나타낸 바와 같이 InAs 박막에 도핑된 Si가 표면 근처에 도핑된 InAs 박막 제 4 번은 높은 전자 이동도를 나타내고, 따라서 InAs 박막의 전자 이동도 가 Si 도핑에 의해 증가하게 된다. 반면, Si가 기판 접촉면 근처의 InAs 박막 제 2 번에 도핑될때, 전자 이동도가 증가하지 않음을 알 수 있다. 더욱이, Si가 기판 접촉면 근처의 InAs 박막 제 2 번에 도핑될때, 전자 이동도가 증가하지 않음을 알 수 있다. 더욱이, Si가 InAs 박막 제 3 번 전체에 일률적으로 도핑될때, 전자 이동도는 크게 증가한다. 상기로 부터 InAs 박막에 대해 두께 방향으로 전자 이동도의 큰 변화가 생김을 알 수 있다.

즉, 기판 접촉면 부근의 Si 도핑은 전자 이동도의 변화를 작게하는 반면, 기판 접촉면으로 부터 멀리 떨어진 부분내의 Si 도핑은 전자 이동도를 크게한다. 그래서, InAs 박막이 기판 접촉부로부터 멀리 떨어져있는 이층구조의 층은 높은 전자 이동도를 가지고, 기판 접촉면 부근의 다른 층은 낮은 전자 이동도를 가짐을 추정할 수 있다.

InAs 박막의 전자 이동도와 Si 도핑 위치와의 관계

[표 2]

주(註): 막두께 : 0.4㎛ : 도펀트 : Si

더욱이, 표 3은 InAs 박막의 전자 이동도와 Si 도핑된 InAs 박막의 두께 사이의 관계를 나타낸다. 표 3으로부터, 전자 이동도가 막두께 증가에 따라 증가함을 알 수 있다. 특히 전자 이동도는 0.1㎛와 0.2㎛사이에서 완전히 변화한다. 상기 범위에서, 변화의 양은 최대가 되고, 전자 이동도는 갑자기 증가된다. 상기는 전자 이동도가 기판 접촉면 부근에서는 낮게되나 접촉면으로부터 멀리 떨어진 부분에서는 매우 높게 되는 구조의 InAs 박막을 나타낸 것이다. 특히, 접촉면으로부터 0.1㎛까지는 낮은 전자 이동도를 갖는 층이고, 0.1㎛의 경계로부터 표면까지는 매우 높은 전자 이동도를 갖는 층으로, 따라서, 서로 다른 전자 이동도를 갖는 이층구조의 층을 형성한다.

[표 3]

Si가 도핑된 InAs 박막의 막 두께와 전자 이동도와의 관계

역 공정으로 보다 자세히 연구하기 위해 전자 이동도와 막두께 사이의 상술된 관계로, Si가 도핑된 InAs를 GaAs 기판상에 0.60㎛의 두께로 성장시켜 그의 특성을 측정하였다. 다음, InAs층은 에칭에 의해 연속적으로 얇게 되고 그의 특성은 매번의 세선화 이후 측정되어진다. 표 4는 상기에서 얻어진 결과를 보여준다. 표 4의 결과는 접촉면 근처의 InAs의 전자 이동도가 낮은데 반해 접촉면으로부터 멀리 떨어진 InAs의 전자 이동도는 높게 됨을 나타낸다. 여기서, 다른 전자 이동도를 갖는 이층 구조의 존재가 확고히 된다. 더욱이, 표 4에서 전자 농도는 막두께가 감소될지라도 일정하게 되나 시트 전자 농도는 막두께의 감소에 따라 감소된다.

[표 4]

Si로 일률적으로 도핑된 InAs 박막의 에칭에 의한 두께 방향의 전자 이동도, 전자 농도 및 시트 전자 농도의 분포 상태.

주(註): *막두께는 에칭 비로부터 산출된다.

표 5는 표 4에 도시된 바와같이 Si가 도핑된 InAs 박막과 유사한 0.50㎛의 두께를 갖는 도핑안된 InAs 박막에 에칭함으로써 형성된 두께의 방향으로 분포 특성을 측정한 결과이다. 표 5로부터, 막두께가 에칭에의해 감소될지라도 시트 전자농도는 거의 일정하나, 전자 농도는 에칭에 의해 막두께가 감소됨에 따라 증가함을 알 수 있다. 상기 데이타는 도핑안된 InAs 박막에서 대부분의 전자가 기판 접촉면에 근접한 층에 존재하게 됨을 나타낸 것이다. 즉, 도핑안된 InAs 박막에서, 전기전도에 기여하는 캐리어는 낮은 전자 이동도를 갖는 층에만 존재하게 된다. 기판 접촉면으로부터 멀리 떨어져 있어 높은 전자 이동도를 갖는 층에는 거의 어떠한 캐리어도 존재하지 않는다. 따라서, 상기층은 전기전도에 무시할 정도로 작은 기여를 한다.

[표 5]

도핑안된 InAs 박막의 에칭에 의한 두께 방향의 전자 이동도, 전자 접속 및 시트 전자 농도의 분포 상태

주(註): *막두께는 에칭 비로부터 산출된다.

InAs 박막은 두께 방향으로 크게 변하는 전자 이동도의 분포를 갖는다. 상기는 전자 이동도가 낮은 기판 접촉면 근처부("층 A"로 언급됨)와 전자 이동도가 높은 기판 접촉면으로부터 멀리 떨어져 있는 부분("층 B"로 언급됨)을 갖는 이층구조로 분포된다. 그러한 이층구조로된 InAs 박막에 있어서, 실제로 측정된 전자 이동도의 값은 층 A와B의 통합된 결과로써 얻어진다. 표 6은 낮은 전자 이동도부(층A)가 3,000㎠/V·sec의 전자 이동도와 접촉면으로부터 0.1㎛의 두께를 가질때, 측정치로부터 얻어진 높은 전자 이동도부(층B)의 전자 이동도의 값을 나타낸다. 그리고, 여기서, 접촉면으로부터 멀리 떨어져 있는 다른 부분을 층 B라 가정한다. 표 6에 나타낸 결과로 부터, 층 B의 전자 이동도가 층 A의 것보다 더 높은 것을 알 수 있다.

[표 6]

Si가 도핑된 InAs 박막상의 측정치로부터 얻어진 높은 전자 이동도부(층B)의 전자 이동도.

주(註): *층 A가 0.1㎛의 막두께를 가질때, 층(B)의 전자 이동도, 그리고 3,000㎠/V_S의 전자 이동도는 전자 이동도가 각층에서 일정하다는 가정하에서 얻어졌다.

본 발명자에 의해 제조된 이층구조의 InAs 박막에 있어서, 층 B에 이동하는 전자의 수는 층 B내 도너 불순물을 도핑하기 때문에 도핑안된 InAs 박막에 비해 크게 증가하고, 따라서 전기전도는 상기층 B에서 주로 발생한다. 결과적으로, InAs 박막의 전자 이동도는 증가하고 전자 이동도의 온도 의존성은 크게 감소된다. 바꿔 말하면, 이층구조의 InAs 박막에 있어서, 층 B는 홀 효과에 크게 기여하게 된다.

제 4 도에 예시된 바와같이, 본 발명의 InAs 박막의 전자 이동도에 따라 변하는 온도 의존성은 다음 방정식에 의해 설명된 바와 같은 InAs 박막의 저항율에 따라 변하는 개선되어진 온도 의존성을 갖게 된다.

ρ을 InAs 박막의 저항율, e를 전자의 전하, n을 전자농도 μ_H를 전자의 홀 이동도라 가정하고, 다음식 1/ρ=e nμ_H로부터, 저항을 ρ의 온도계수 βρ는 다음식에 의해 표현된다.

βρ=(1/ρ)(dρ/dT)

=-(1/n)(dn/dT)+(-1/μ_H)(dμ_H/dT) (1)

T는 온도를 나타낸다. 모든 온도의 저항율에 따라 변하는 온도 의존성의 보다 작은 값을 얻기 위하여 즉,

및

는 무시할 수 있는 값으로 감소된다. 전자 농도 n이 충분히 크게 증가되는 온도에서, 제 1 항목의 기여는 값

이 n의 증가로 작게 변화되므로 인해 방정식(1)에서 무시할 정도로 작은 값으로 감소되어진다. 반면, 만약 n이 충분히 크다면, 이 항목은 저항율에서 온도-의존성 변화에 전혀 기여를 하지 않는다. 이러한 상황은 전자 농도 n이 도너 불순물을 도핑함에 의하여 높게 되었을 때 발생한다.

이 경우에 n이 충분히 크다는 것을 가정하면,

βρ=(1/ρ)(dρ/dT)

≒(1/μ_H)(dμ_H/dT) (2)

여기서 βρ≒-βμ_H,즉 βρ에서 온도 의존성 변화는 βμ_H에 의하여 지배된다. 그러나 제 4 도에서 도시된 것처럼 도핑되지 않은, InAs 박막의 전자 이동도는 온도가 60℃ 이상으로 증가함에 따라 점차로 증가한다. 그러므로 βμ_H또는 전자 이동도에서의 온도 의존성 변화는 제 4 도에서 도핑되지 않은 곡선으로 도시된 것처럼 100℃ 또는 그 이상의 고온에서 무시될 수 없다. 저항율에서 온도 의존성변화를 감소시키기 위하여 고온에서 온도 의존성변화를 마이너스를 만들거나 감소시키는 것이 필요하다. 그러므로 βρ

0을 얻기 위하여 βμ_H

0이 되는 것이 필요하다. InAs 박막에 도너 불순물을 도핑함에 의하여, 우리는 마이너스 및 작은 βμ_H값을 보여주는 InAs 박막과 제 3 도에 도시된 2층 구조의 InAs 박막을 얻는다. 그리고 방정식(2)에 의하여 저항율 β

의 온도계수는 n의 값이 증가함에 따라 거의 0이 되도록 감소된다. B층의 도너 불순물에 의하여 도핑되는 제 3 도에 도시된 본 발명에 따라 2층 구조를 갖는 InAs 박막은 제 4 도에 도시된 것처럼 이러한 것을 이룬다.

제 5 도는 InAs 박막의 저항율에서의 온도 의존성 변화를 도시한다. 제 5 도는 Si 도핑이 저항율에 있어서 온도 의존성 변화를 크게 감소시킨다는 것을 가리킨다. 이러한 결과는 제 4 도에서 도시된 전자 이동도의 온도 특성을 향상시킴으로서 얻어진다.

또한, 제 5 도에서는 도핑이 고전자 이동부에서만 단지 수행되거나 또는 도핑이 전체 박막에 걸쳐서 균일하게 수행되는가에 무관하게 저항율에서 온도 의존성 변화의 방법에 차이없이 관찰된다. 그러므로 InAs 박막의 고전자 이동부에서 케리어를 증가시키는 도핑이 저항율에서의 온도 의존성 변화를 상당히 감소시킬 수 있다는 것이 나타난다.

40 내지 150℃ 전자 이동도에서의 온도 의존성 변화가 도너 불순물을 도핑함에 의하여 급격하게 변하고,InAs 박막에서 전자 이동도에서의 온도 의존성변화와 전자 농도에서의 온도 의존성 변화에 의존하는 저항율의 온도계수 β_ρ는 더 작게 될수 있다. 도핑되지 않은 InAs 박막과 비교하여, 도핑된 것은 고온부에서 감소된 저항의 온도 의존성 변화를 나타낸다. 게다가, 저항율은 150℃의 고온 까지 일반적으로 일정하다. 그결과, InAs 박막의 저항율의 온도계수는 저온에서부터 고온까지의 넓은 범위에 걸쳐서 양의 값 또는 거의 0이 된다. 달리 표현하면 1.4㎛ 또는 그 이하의 두께를 갖는 InAs 박막의 저항율에서의 온도 의존성변화가 0 또는 무시할 수 있을 정도로 작은 값을 갖게하는 것은 가능하다.

상술한 것처럼 본 발명자는 2층 구조를 가지는 InAs 박막을 제작하여 고전자 이동도를 얻고 또한 상기의 박막을 사용함으로서 홀소자가 얻어진다. 즉, 본 발명자는 낮은 전자 이동도를 갖는 A층과 도핑에 의하여 고전자 농도와 고전자 이동도를 갖는 B층을 갖는 하나의 InAs 박막을 제작하고, 이에 따라 얻어진 InAs 박막을 사용함으로서 홀소자가 얻어진다. 이러한 박막을 사용하는 본 발명의 InAs 박막의 홀소자는 제 6 도에서 도시된 것처럼 고온에서 저항이 감소하지 않으며 저항의 온도 의존성 변화는 무시할 수 있을 정도로 작든지 또는 거의 0을 나타낸다.

이들 기초로, 본 발명자는 0.2~1.4㎛ 두께로 에피택셜 성장에 의하여 기판상에 형성되는 전자 이동도에서 다른 두층을 갖는 InAs 박막을 사용함으로서 40℃~150℃까지의 온도 범위에 걸쳐 온도에 의존하는 입력 저항에서 온도계수가 거의 0을 나타내는 하나의 InAs 홀소자를 얻는다. 그리고 InAs 박막은 고전자 이동도층과 저전자 이동도층을 포함하며 고전자 이동도층은 도너 불순물로 도프된다.

결과로서 본 발명의 InAs 홀소자는 온도가 60℃이상으로 증가함에 따라서 입력 저항이 감소하는 현상은 없으며 이에 따라 일정한 구동 전압에서의 곤란한 문제를 극복하게 된다. 게다가 소형의 홀소자 칩이 제작 되었을때 조차도 입력 저항은 온도가 증가함에 따라 감소하지는 않으며, 이에 따라 전류가 증가하지도 않으며, 결과적으로 전력소비가 증가하지 않으므로 과대한 열이 발생하지도 않는다. 이때, 안정되고, 일정한 구동 전압은 고온에서 홀소자를 위하여 가능하다. 이는 고감도를 갖는 InAs 홀소자의 신뢰성을 향상시킬 뿐만 아니라 최대 구동 전압(최대 비율)을 증가시키고, 이에 따라 높은 홀출력 전압을 얻는 것이 가능하게 한다. 결과로서 InAs 홀소자의 실제 특성을 상당히 향상시키는데 성공하게 되었다.

이하, 첨부도면을 첨조로하여 본 발명을 상세하게 설명한다.

본 발명은 실시예에 의하여 상세하게 설명되나 여기에 한정되지는 않는다.

[실시예]

제 3 도는 다른 전자 이동도를 갖는2층의 구조, 즉 기판의 접촉면에 근접한 낮은 전자 이동도부(A층)과 기판의 접촉면에서 더 멀리 떨어진 높은 전자 이동도부(B층)을 갖는 하나의 InAs 박막을 도시한다. 제 3 도에서 참조부호 1은 기판을 가리킨다. 참조부호 2는 2층 구조로된 InAs 박막을 가리킨다. 참조부호 21은 저전자 이동도를 갖는 A층을 가리키고, 22는 고전자 이동도를 갖는 B층을 가리킨다. 게다가, 참조부호 3은 고전자 이동도를 갖는 B층에 도핑된 도너 불순물을 가리킨다. 제 1a, b 도는 각각 본 발명에 따른 자기-감도부로서 2층구조를 갖는 InAs 박막을 갖는 홀소자의 구조를 도시한다. 제 1a 도는 평면도, 제 1b 도는 단면도, 참조부호 4는 홀소자의 전극을 가리킨다. 참조부호 5는 홀소자의 자기-감도부를 가리킨다. 제 2a, b 도는 홀소자가 리이드의 아일랜드부상에 배치되고 골드 와이어로 배선되며 포장된 홀소자의 실시예를 도시한다. 제 2a 도는 평면도, 제 2b 도는 단면도, 참조부호 6은 포장을 위한 주조재료로서 에폭시 수지를 가리킨다. 참조부호 7은 Au 와이어를 가리킨다. 참조부호 81과 82는 리이드와 리이드의 아일랜드부를 가리킨다. 참조부호 9는 InAs 변상의 비활성화층으로서 보호층을 가리킨다.

본 발명에서 중요한 역활을 하는 도너 불순물 소자로서는 예를 들면 Si, S, Ge, Se, Sn등을 포함하며 InAs 를 위한 도너 불순물로서 일반적으로 이용되는 것들이 선호되며 이용될 수 있다. 도핑의 양은 전자 농도로서는 4×10¹⁶cm³이상이 되어야 한다. 각 소자를 위한 도핑의 양에서 제한이 있기 때문에, 전자 농도의 상한은 8×10⁷cm³이다. 1.4㎛ 또는 그 이하의 두께를 갖는 홀소자로 선호되며 사용되는 박막에서 Si, S, Ge, Sn은 도펀트로서 특히 선호되는 소자들이다.

A층은 전기전도에 대한 그 기여가 B층가 비교할때 무시될 수 있는 범위내에서 특정의 양으로 도너 불순물로 도핑될 수 있다. A층에 대한 도너 불순물의 농도가 B층의 것과 동일하거나 또는 더 낮은 것이 더 바람직하다.

본 발명에 사용되는 기판은 그 위의 InAs 박막의 에피택셜 성장을 허용하는 절연 또는 반절연기판인 한 어떤 타입으로도 될 수 있다. 이들중 특히 선호되는 것으로는 GaAs 또는 InP로 구성된 반 절연기판이 있다. 게다가 Si 기판 등에 GaAs, InP 등의 해테로-에피택셜 성장에 의하여 얻어진 기판은 본 발명에 있는 기판으로서 선호되며 사용될 수 있다. 여기서 본 발명에 사용되는 "에피택셜성장"이란 용어는 박막이 기판에 있는 결정구조의 규칙성에 따라서 기판상에 성장된다는 것을 의미한다.

시이트 저항은 홀소자 디자인의 실제적으로 유용한 범위에 관하여 그 하부범위로 약50Ω으로 결정되어진 다. InAs 홀소자의 입력 저항의 상부값은 항정되지는 않으나, 대개 1KΩ 또는 그 이하의 값이 적합하다. InAs 홀소자에서 InAs 박막의 시이트 저항은 600Ω 또는 그 이하가 바람직하여, 400Ω 또는 그 이하일때 더욱 바람직하다.

제 6 도는 제 5 도에 도시된 InAs 박막의 저항율의 온도 의존성에 대응하는 InAs 박막 홀소자의 입력저항의 온도 의존성과 온도 의존성 변화에서의 상당한 감소를 도시한다. 여기서, 직선은 본 발명의 InAs 홀소자의 입력 저항의 온도 의존성을 나타내며, 파선은 도핑되지 않은 InAs 홀소자의 입력 저항의 온도 의존성을 나타낸다. InAs 박막 홀소자의 입력 저항의 온도계수는 100℃ 또는 그 이상에서는 아주 작다. 이는 제 3, 4 도에서 도시된 것처럼 2층 구조를 갖는 InAs 박막의 μ_H에서의 온도 의존성 변화를반영한다.

본 발명의 홀소자는 큰 홀 출력 전압을 얻기 위하여 특히 자기 증폭 구조를 가질 수 있다. 상기 구조의 실시예로서, 제 7a, b 도는 본 발명에 따른 자기 증폭구조와 함께 홀소자의 실시예를 도시한다. 제 7a 도는 본 발명의 홀소자의 구조의 평면도이고, 제 7b 도는 그 단면도이다. 참조부호 10은 자기 증폭 효과를 주기 위하여 배열된 강자성체를 지적한다. 제 8 도는 패키지화된 소자의 실시예이며, 제 7a, 7b 도에 도시된 홀소자의 리이드의 아일랜드 부상에 배치되고, 골드 와이어로 배선되며 포장된다. 이 실시예에서 자기 증폭 효과를 갖는 홀소자를 주기 위하여 사용된 강자성체(10)는 대개 고투자율과 보다 적은 잉여 자화를 갖는 특정의 재료일 수 있다. 페라이트, 퍼멀로이드등은 강자성체로서 특히 사용될 수 있다. 에폭시 수지 또는실리콘 수지등의 수지와 페라이트, 퍼멀로이등의 분말을 혼합하고 이 혼합물을 경화함에 의하여 얻어진 재료들도 또한 강자성체로서 빈번하게 사용될 수 있다. 제 9 도에서 도시된 것처럼 자기-감도부는 자기 증폭 효과를 증가시키기 위하여 제2의 강자성체(11)와 제1의 강자성체(10)에 의하여 그 사이에 끼어질 수 있다. 강자성체는 큰 자기 증폭 효과를 얻기 위하여 자기-감도부에 밀접하게 된다. 제 10, 11 도는 자기 증폭 구조를 갖는 또 다른 제조 실시예를 도시한다.

본 발명자의 홀소자는 다른 회로소자들과 종종 통합될 수 있다. 제 12 도는 본 발명의 InAs 홀소자와 다른 회로소자들을 포함하는 InAs 자전 변환 장치의 실시예를 도시한다.

제 13 도는 본 발명에 따른 InAs 홀소자의 홀 출력 전압을 발생하기 위하여 자계를 적용하기 위한 수단을 갖는 자기 스위치를 도시한다. 자계를 적용하기 위한 수단과 홀소자를 조립함으로서, 자계를 적용하기 위한 수단에 의하여 자계 밀도를 변경하는 역모드 또는 고레벨신호에서 저레벨신호로 전이하게 하거나 또는 전류를 스위치하는 신호로서 홀출력 전압을 생성함에 의하여 자기 스위치를 조립하는 것이 가능하다. 이것의 실시예는 홀소자에 자계를 적용하는 것을 변경하는 장치를 갖는 하나의 자석과 홀소자를 조립하는 것이다. 그러므로 본 발명은 자계를 적용하기 위한 수단을 포함하는 실시예를 포함한다.

에픽택셜 성장에 의하여 하나의 절연기판상에 0.2~1.4㎛의 두께로 InAs 박막을 형성하는 단계

도너 불순물로 InAs 박막의 고전자 이동도층을 도핑하는 단계, 그 다음 InAs 박막의 소정의 부분상에 전극을 형성하는 단계, 그리고 에칭에 의하여 자기-감도부의 패턴을 형성하는 단계를 포함한다.

에픽택셜 성장에 의하여 절연기판상에 에를 들면 0.2~1.4㎛의 두께로 InAs 박막을 형성하는 단계에서는 에픽택셜 성장에 의하여 기판상에 양호한 결정체를 갖는 InAs 박막을 얻는 것이 희망되어진다. 그러므로 에픽택셜 성장은 MBE범(molecular beam epitaxy method)과 MOCVD법(metal organic chemical vapor deposition method)과 LPE법(liquid phase epitaxy mothod)과 VPE법(vapor phase epitaxy method)등 중의 하나의 방법에 의하여 수행될 수 있다.

InAs 박막의 고전자 이동도층에 도너 불순물을 도핑하는 단계는 박막 성장에 도핑하는 것과 같은 박막에 불순물을 도핑하기 위하여 사용된 방법, 이온 전이법, 열확산법 등에 의하여 수행가능하다. 박막 성장의 원래의 장소에 도핑하는 것은 우리의 목적을 위하여 바람직하게 사용된다. 그래서 0.2~1.4㎛의 두께를 갖는 InAs 박막을 에픽택셜 성장에 의하여 형성되는 단게동안에 InAs 박막의 고전자 이동도층에 도너 불순물의 도핑을 동시에 수행하는 것이 특히 바람직하다. 특히, 도핑을 제어하는데에는 우수한 MBE법 또는 MOCVD법에 의하여 박막 성장의 본래의 장소에 도핑하는 것이 바람직하다.

그 위에 형성된 전극 금속층을 사용하는 InAs 박막의 소정의 부분상에 전극들을 형성하는 단계는 단지소정의 부분상에 금속층을 형성하기 위하여 사진 석판술과 함게 리프트, 오프법을 적용하고 증발, 스퍼터링등을 사용하며, 또는 에칭에 의하여 바라지 않는 부분을 제거하며, 전체 표면상의 금속층을 형성하기 위하여 증착, 스퍼터링, 도금등을 사용하고, 포토리소그래픽의 기술에 의한 레지스트마스크(resist mask)를 사용하는 것만에 의하여 소정의 부분상에 금속층을 형성하기 위하여 도금을 사용하는 과정이 될 수 있다. 양호한 접착특성을 얻기 위하여 전극의 구조는 특히 접촉층, 접착층 또는 이들 층들 사이에 삽입되는 중간층을 적층시킴으로써 얻어진 적층의 구조이다. 하나의 Cu ohmic 접촉층, 하나의 Ni 중간층, 하나의 Au접착층으로 구성된 3층 구조가 특히 바람직하다.

에칭에 의하여 자기-감도부의 패턴을 형성하는 단계는 포토리소그래픽의 기술을 이용하는 건식에칭 또는 습식 에칭에 의하여 바라지 않는 부분을 제거한다.

InAs 박막으로 이루어진 자기-감도부의 일면 이상에 강자성체를 배열하는 단계로 이루어지는 경우가 종종 있다. 더 민감하게 하기 위하여 거기에 밀접한 자기-감도부의 양면상에 강자성체를 배열하는 단계로 종종 이루어진다.

[제조 실시예 1]

완성된 거울면인 각 기판의 하나의 표면을 갖는 직경이 2인치이며 두께가 0.3mm인 12개의 반절연 GaAs 기판을 갖는 홀더는 GaAs 기판의 거울 표면측이 증착원에 직면해 있는 분자선 에픽택셜 장치(molecularbeam epitaxy dpparatus)에 초고진공하에 성장실에 설정되었다. 이때 기판 홀더는 수평으로 회전하고 GaAs 기판들은 기판히터에 의하여 가열된다. 충전된 증착원, 즉 각각 In, As, Si에 의한 k-cells들이 또한 설정된다. 다음, In과 As는 3×10^-5mb의 하나의 As빔과 752℃의 하나의 In셀 온도와 580℃의 기판 온도의 조건하에 20분 동안 k cell에서 증착되고 동시에 Si, 도펀트는 1140℃의 셀온도의 조건하에 증착의 초기에서 5분후에 시작하여 15분 동안 증착된다. 그래서 0.4㎛의 두께를 갖는 Si 도핑된 InAs 단결정 박막은 제 3 도에서 도시된 것처럼 기판의 거울 표면상에 에픽택셜 성장에 의하여 형성된다. 냉각후에, 기판은 분자선 에픽택셜 장치에서 배출되고 그 특성이 측정된다. 결과로서 이것은 14,000cm²/Vs의 전자 이동도와 120Ω의 시이트 저항을 갖는다.

이에 따라 제 3 도에서 도시된 것처럼 생산된 InAs 박막은 기판과의 접촉면으로부터 멀리 있는 도너 불순물로서 Si를 갖는 고전자 이동도층과 GaAs 기판과의 접촉면의 주변에 있는저전자 이동도층을 갖는다.

이때 GaAs 기판상에 성장된 InAs 박막의 표면상에는, Cu와 Ni가 포토리소그래픽의 기술에 의해 전극들로서 그 위에 습식 도금법에 의하여 각각 1㎛의 두께로 연속적으로 도금된다. 이후에 레지스트(resister)는 제거되고, 이때 Au층은 포토리소그래픽의 기술에 의하여 전극 형성 접착부상에 선택부상에 선택적으로 도금된다. 이과정에 이어서 마스크로서 새로운 레지스트가 사용되며, InAs 박막상에 형성된 일부분의 금속필름은 전극틀을 형성하기 위하여 에칭되고 동시에 InAs 박막이 에칭된다. 게다가 3,000Å의 두께를 갖는 Si₃N₄의 막은 300℃의 기판 온도에서 플라즈마 CVD법에 의하여 절연층으로서 그 위에 형성된다. 레지스트패턴은 이를 형성하기 위하여 상술한 것처럼 동일한 포토리소그래픽 기술에 의하여 그 위에 형성되고 전극 부상의 Si₃N₄는 반응하는 이온 에칭에 의하여 제거된다. 이 단계에 의하여 제 1a, b 도에서 도시된 것처럼 약 8,700홀소자가 하나의 기판위에 제조된다.

이때 기판상의 홀소자는 다이싱(dicing)톱을 사용하여 다수의 하나로 된 홀소자칩으로 나누어진다. 이러한 홀소자칩들은 자동 다이본더를 사용하여 전기 전도 에폭시 수지와 함께 리이드의 아일랜드부상에 접착된 다이이며 홀소자의 전극부는 자동 와이어 본더를 사용하여 하나의 Au 와이어와 함게 부하에 연결된다. 이때, 실리콘 수지는 이를 보호하기 위하여 홀소자의 칩표면상에 접착되고 떨어지며 그리고 경화되어, 이송주조구를 사용하여 애폭시 수지에 성형된다. 이에 따라 성형된 홀소자는 리이드(lead)절삭되고 제 2a, b 도에서 도시된 것처럼 개개의 수지 성형된 홀소자로 완성된다. 표 7은 이에 따라 제작된 홀소자의 대표적인 특성을 나타낸다.

[표 7]

InAs 홀소자의 대표적인 특성

주 : 일정전압구동은 3V의 입력전압과 500G의 자속밀도에서 실시.

일정전류구동은 1mA의 입력전류의 1KG의 자속밀도에서 실시.

제 6, 14 및 15 도는 수지헝형된 홀소자의 온도특성을 나타낸다. 제 6 도에서 본 발명의 홀소자는 150℃까지 저하하지 않는 압력저항치의 온도 의존성(실선)을 가지며, 이는 종래의 홀소자에서는 보이지 않는 것임을 알수 있다. 홀출력전압의 온도 의존성 변화는 매우 작은 것으로 드러났다. 이 변화는 하기식에 따라 계산된다.

(150℃에서의 출력전압-25℃에서의 출력전압)/25℃에서의 출력전압/(150℃-25℃)

이 식을 제 14 도에 적용하는 경우, 일정전압에서 구동될때의 변화는 (44mV-52mV)/52mV/125℃로 계산하여 -0.12%/℃가 된다. 또한 상기 식을 제 15 도에 적용하는 경우, 일정전류에서 150℃까지 구동되는 상기 변화는 (13mV-15mV)/15mV/125℃로 계산하여 -0.11%/℃가 된다.

또한, 표 8은 상기와 같이 제조된 홀소자의 대표적인 신뢰성테스트의 결과를 나타낸다.

[표 8]

동일 크기의 홀소자의 최대 입력 전압(비교 데이타)

주 : 테스트샘플의 갯수는 도핑샘플 및 비도핑 샘플용의 6개임.

실온에서의 최대입력전압은 비도핑 InAs 홀소자에 비해 약 50% 정도 증가하였는 데, 이는 홀소자가 열적으로 크게 강화되었음을 의미한다. 또한 고온에서의 자기 파괴유형의 문제점은 사라졌다. 그밖에, 본 발명의 InAs 홀소자의 저항의 온도계수는 작고 거의 일정하였기 때문에, 제로(0) 자계에서의 오프셋 전압의 온도 의존성 변화도 비도핑 InAs 홀소자에 비해 매우 작아졌다.

제 16 및 17 도는 본 발명의 InAs 홀소자의 홀출력전압의 자계특성을 나타낸다. 자속밀도에 대한 홀출력전압의 일직선성 역시 양호하다.

[제조 실시예 2]

홀소자 패턴형성을 제조 실시예 1 과 동일한 방법으로 실시한 후의 웨이퍼를 GaAs 기판에 대해 배면폴리싱을 실시하여 그 두께를 120㎛로 감소시켰다. 이어서 이 웨이퍼를 다이싱톱으로 절단하고, 뒤이어 전술한 다이접착, 와이어접착, 실리콘수지로의 표면보호 및 에폭시수지로의 포장공정을 실시하여, 0.60mm의 포장두께를 갖는 얇고 작게 성형된 홀소자를 제조하였다. 이 경우, 최종의 홀소자의 특성은 제조 실시예 1의 데이타와 유사하였다. 신뢰성 역시 그것과 대등하였다.

[제조 실시예 3]

두께 0.3mm, 직경 2인치이고 각 기판의 일면이 거울면 처리된 반절연 GaAs 기판 1다스를 갖는 홀더를 분자선 에피택시장치에 있는 초고진공하의 성장실에 설치하였다. 기판 홀더를 수평방향으로 회전시키고, GaAs 기판을 기판가열기로 가열하였다. 여기서, In, As 및 Si용의 하전된 증착원 즉 K셀을 제조 실시예 1과 동일한 방법으로 성장실에 설치하였다. 이어서 기판온도 580℃, In 셀온도 750℃, As 비임 3×10^-5mb 및 Si 셀온도, 1,140℃의 조건하에서 5분간, K셀에서 In과 As및 Si를 15분간 증착하여 표면평활처리를 하였다. 따라서 에픽택셜 성장에 의해 제 3 도와 같이 기판의 거울면쪽에 두께 0.4㎛의 Si 도핑 InAs 단결정 박막을 형성하엿다. 이것을 냉각시킨 뒤 분자선 에피텍시 장치에서 기판을 꺼내어 그의 특성들을 측정하였다. 그 결과 가판은 130Ω의 시이트 저항치와 14,000cm²/Vs의 전자 이동도를 가졌다.

이렇게 하여 제 3 도와 같은 InAs 박막을 제조하였다. 이 박막은 GaAs과 접하고 있는 근방에는 낮은 전자 이동도층을, 그리고 InAs 박막의 좁촉면에서 멀리 떨어진 곳에는 높은 전자 이동도층을 가졌으며, Si는 도너 불순물로서 도핑되었다.

이어서 이 InAs 박막을 사용하여, 제조 실시예 1과 동일한 방법으로 InAs 홀소자를 제조하였다. 이 경우에도 역시 최종 홀소자의 특성들은 거의 동일하였고 신뢰성도 대등하였다.

[제조 실시예 4]

두께 0.3mm, 직경 2인치이고 일면이 거울면 처리된 반절연 GaAs 기판 1다스를 갖는 홀더를 분자선 에픽택셜장치에 있는 초고진공하의 성장실에 설치하였다. 기판 홀더를 수평방향으로 회전시키고, GaAs 기판을 기판가열기로 가열하였다. 여기서, In, As 및 Si용의 하전된 증착원 즉 K셀을 제조 실시예 1과 같은 방법으로 성장실에 설치하였다. 이어서 기판온도 580℃, In 셀온도 750℃, As 비임 3×10^-6mb 및 Si 셀온도, 1,120℃의 조건하에서 20분간, K셀에서 In과 As및 Si를 증착시켰다. 이 경우, Si셀의 온도는 최초 5 경과후 20℃씩 1,140℃까지 증가하였다. 이런 식으로하여,에픽택셜 성장에 의해 박막의 더 높은 전자 이동도를 갖는 부분이 더 많은 Si로 도핑된 기판의 거울면쪽에 0.4㎛ 두께의 Si 도핑 InAs 단결정 박막을 형성하엿다. 이것을 냉각시킨 뒤 분자선 에픽택셜 장치에서 기판을 꺼내어 그의 특성들을 측정하였다. 그 결과 가판은 120Ω의 시이트 저항치와 14,100cm²/Vs의 전자 이동도를 가졌다.

이렇게 하여 제 3 도와 같은 InAs 박막을 제조하였다. 이 박막은 GaAs 기판과 접하고 있는 근방에는 낮은 전자 이동도층을, 그리고 InAs 박막의 좁촉면에서 멀리 떨어진 곳에는 높은 전자 이동도층을 가졌으며, Si는 도너 불순물로서 도핑되었다.

이어서 이 InAs 박막을 사용하여, 제조 실시예 1과 동일한 방법으로 InAs 홀소자를 제조하였다. 이 경우에도 역시 최종 홀소자의 특성들은 거의 동일하였고 신뢰성도 대등하였다.

[제조 실시예 5]

두께 0.3mm, 직경 2인치이고 일면이 거울면 처리된 반절연 GaAs 기판 1다스를 갖는 홀더를 큰 분자선 에피택시장치에 있는 초고진공하의 성장실에 설치하였다. 기판 홀더를 수평방향으로 회전시키고, GaAs 기판을 기판가열기로 가열하였다. 여기서, In, As 및 Si용의 하전된 증착원 즉 K셀을 제조 실시예 1과 같은 방법으로 성장실에 설치하였다. 이어서 기판온도 580℃, In 셀온도 750℃, As 비임 3×10^-5mb 조건하에서 20분간, K셀에서 In과 As및 Si를 증착시키고 도펀트로서 사용된 S는 증착개시후 5분뒤부터 15분간 증착시켰다. 이런 식으로하여, 에픽택셜 성장에 의해 제 3 도에 도시된 바와 같은 기판의 거울면쪽에 0.4㎛ 두께의 S 도핑 InAs 단결정 박막을 형성하엿다. 이것을 냉각시킨 뒤 분자선 에피택시 장치에서 기판을 꺼내어 그의 특성들을 측정하였다. 그 결과 가판은 120Ω의 시이트 저항치와 13,500cm²/Vs의 전자 이동도를 가졌다.

이어서 이 InAs 박막을 사용하여, 제조 실시예 1과 동일한 방법으로 InAs 홀소자를 제조하였다. 이 경우에도 역시 최종 홀소자의 특성들은 거의 동일하였고 신뢰성도 대등하였다.

[제조 실시예 6]

두께 0.3mm, 직경 2인치이고 일면이 거울면 처리된 반절연 InP 기판 1다스를 갖는 홀더를 분자선 에피택시장치에 있는 초고진공하의 성장실에 설치하였다. 기판 홀더를 수평방향으로 회전시키고, InP기판을 기판가열기로 가열하였다. 여기서, In, As 및 Si용의 하전된 증착원 즉 K셀을 제조 실시예 1과 같은 방법으로 성장실에 설치하였다. 이어서 제조 실시예 5와 동일한 조건하에서 20분간 K셀에서 In과 As를증착시키고, 도펀트로서 사용된 Ge는 증착개시후 5분 뒤부터 15분간 증착시켰다. 이런 식으로 하여, 에픽택셜 성장에 의해, 제 3 도에 도시된 바와 같은 기판의 거울면쪽에 0.4㎛ 두께의 Ge 도핑 InAs 단결정 박막을 형성하였다. 이것을 냉각시킨 뒤 분자선 에피택시장치에서 기판을 꺼내어 그의 특성들을 측정하였다. 그 결과 기판은 110Ω의 시이트 저항치와 13,000cm²/V_s의 전자 이동도를 가졌다.

이어서 이 InAs 박막을 사용하여, 제조 실시예 1과 동일한 방법으로 InAs 홀소자를 제조하였다. 이 경우에도 역시 최종 홀소자의 특성들은 거의 동일하였고 신뢰성도 대등하였다.

[제조 실시예 7]

제조 실시예 1과 동일한 방법으로 에픽택셜 성장에 의해 GaAs 기판에 형성된 InAs 박막의 일면에 포토리소그래픽의 기술로 소정형태의 제 1레지스트를 형성하고, 이어서 그 전면에 걸쳐 진공증착법으로 Au-Ge 2,500Å, N : 500Å 및 Au 3,000Å의 막들을 잇따라 형성하였다. 그런다음 리프트-오프법으로 레지스트와 그 위의 금속을 동시에 제거하여 3층의 전극을 형성하였다. 이어서 그 위에 포토리소그래픽의 기술로 제 2레지스트 패턴을 형성하였다. 이 레지스트를 마스크로 사용하여 상기 InAs 박막을 습식에칭으로 에칭하였다. 또한 전면에 걸쳐 플라즈마 CVD법으로 300℃의 기판온도에서 절연층으로서 Si₃N₄막을 두께 3,000Å으로 형성하였다. 그위에 상기한 사진 석판술로 레지스트 패턴을 형성하고, 전극 부위상의 Si₃N₄를 반응이온에칭법으로 제거하였다. 이들 단게에 의해 제 1a 도에 도시된 바와 같은 약 2,500개의 홀소자를 기판위에 만들었다.

이어서, 배면 폴리싱을 하여 기판의 두께를 120㎛로 감소시킨 뒤 기판의 뒷쪽에 두께 300㎛의 페라이트판을 에폭시수지로 접착하였다. 그런다음 기판상의 홀소자들을 다이싱톱으로 제 7a, b 도에 도시된 바와 같은 본 발명의 개별체의 홀소자칩으로 분할하고, 이 최종 홀소자칩을 자동 다이 본더(bonder)를 사용하여 리이드의 아일랜드부(island) 위에 전도성 에폭시수지로 다이접착한 다음 자동 와이어 본더를 사용하여 리이드를 홀소자의 전극부위에 Au 와이어로 연결시켰다. 이어서 홀소자의 칩면 위에 실리콘 수지를 피막하여 보호하고 이동성형기로 에폭시수지로 성형하였다. 이 성형된 홀소자에 대해 리이드 절단을 실시하고 제 8 도에 도시된 바와 같이 수지 성형된 개별체의 홀소자로 마무리 가공하였다.

표 9는 상기와 같이 제조된 홀소자의 대표적인 특성을 나타낸다. 자성증폭구조를 전혀 갖지 않는 제조 실시예 1의 홀소자에 비해, 본 발명 실시예의 홀소자는 자성증폭 효과면에서 약 1.6배의 큰 홀출력전압을 실현하였으며, 정격구동조건들하의 실온에서 구동되는 자성증폭 타임의 InSb 홀소자의 것과 대등한 홀출력전압을 나타내었다.

제 18, 19 및 20 도는 각각 본 발명에 따른 홀소자의 온도 특성을 나타낸다. 제 18 도는 본 발명에 따른 홀소자의 입력저항치의 온도 의존성에 대한 경향을 나타내고 있으며, 이로부터 제 5 도에 도시된 바와 같은 박막의 온도 특성을 반영함으로써 온도 의존성 변화가 크게 감소되었음을 알 수 있다. 여기서 실선은 본 발명에 따른 InAs 박막 홀소자의 저항치의 온도특성이고 점선은 비교예로서의 비도핑 InAs 박막 홀소자의 저항치의 온도특성이다. 제 18 도에서는 본 발명에 따른 홀소자는 150℃까지 감소되지 않는 입력저항치의 온도 특성이 양호하며, 자기증폭은 온도특성에 영향을 주지 않는다는 것을 알 수 있다. 또 제 19 및 20 도에서는 홀출력전압의 온도 의존성 변화는 150℃까지 아주 작다는 것을 알 수 있다. 온도에 의존하는 저항치의 변화가 작고 또 일정수준에서는 거의 그대로이기 때문에 제로(0) 자계에서의 로프셋 전압의 온도 의존성 변화도 종래의 홀소자에 비해 아주 작아진다.

[표 9]

일정전압구동에서의 InAs 홀소자의 전형적인 홀출력전압(정격차에서의 비교임)

[제조 실시예 8]

제조 실시예 7과 동일한 방법으로, 다이접착 및 와이어 결선을 한 후의 홀소자의 자기 감도부의 상부 표면상에 0.35mm×0.35mm×0.35mm의 입방체의 페라이트 조각을 접합후에 이를 포장하여 제 9 도와 같이 각 측면에 강자성체를 갖는 홀소자를 제조하였다. 그의 특성을 측정한 결과를 표 10에 나타내었다.

제 2의 강자성체를 제공으로 InSb 홀소자에 비해 2.5배 더 높은 감도를 실현할 수 있었다.

[표 10]

일정전압구동에서의 InAs 박막 홀소자의 전형적인 홀출력전압 정격치에서의 비교임.

[제조 실시예9]

제조 실시예 7과 같은 방법으로 다이접착 및 와이어 결선을 한 후의 홀소자의 자기 감도부 윗면에 페라이트분말 90중량%를 함유하는 실리콘수지의 혼합물로 된 작은 크기의 자성체를 놓고 건조시켰다. 이어서 이것을 에폭시수지로 포장하여 제 10 도와 같이 각 측면에 강자성체를 갖는 홀소자를 제조하였다. 그의 특성을 측정한 결과를 표 11에 나타내었다.

제 2의 강자성체의 제공으로 InSb 홀소자에 비해 1.6배 더 높은 감도를 실현 할 수 있었다.

[표 11]

일정전압구동에서의 InAs 홀소자의 전형적인 홀출력전압 (정격치에서의 비교임)

이상에서 설명한 바와 같이, 본 발명에 따른 InAs 홀소자는 저온에서 고온 즉 150℃까지 안정한 작동을 할 수 있다. 본 발명의 InAs 홀소자는 고온에서 자기파괴 현상을 나타내지 않으며 또 고감도와 높은 홀출력전압을 가질 뿐아니라 신뢰성도 높다. 또한 자기증폭구조를 부가하는 경우에는, 본 발명의 InAs 홀소자는 높은 홀출력 전압을 발생할 수 있으며, 이 높은 홀출력전압은 자기 증폭 형태의 종래 InSb 홀소자의 홀출력전압보다 더 높다. 즉, 본 발명의 홀소자는 종래의 InSb 홀소자를 사용할 수 없는 100℃이상의 고온영역에서도 작동할 수 있고 또 그러한InSb 홀소자보다 우수한 높은 홀출력전압을 갖는다.

본 발명에 따른 홀소자는 온도에 따른 입력저항치의 변화가 아주 작다는 특이한 특성을 갖는다.

이때문에 제로(0) 자계에서의 오프셋전압의 온도 의존성 변화가 매우 작아지며 적은 비용의 전원으로도 본 발명의 홀소자의 구동이 가능하다.

따라서, 본 발명에 의하면 종래 기술로는 생각조차 할 수 없는 특성 및 신뢰성의 개선은 물론 홀소자가 작동할 수 있는 온도 범위의 확대도 달성되었다. 본 발명의 홀소자는 반도체의 대량생산 공정에서 통상적으로 사용되는 사진 석판술 같은 웨이퍼공정, 에칭전극성형법 등에 의해 제조될 수 있고, 이로 인하여 대량생산이 가능하며, 이것은 산업상 아주 유익하다.

본 발명의 바람직한 실시예들에 대해서 상세히 설명하였으나, 본 발명의 범위를 벗어나지 않고 변화 및 변경이 더 넓게 행하여질 수도 있으며, 이는 특허청구의 범위에 속하는 것이다.

Claims (19)

1. 자전 변환 소자에 있어서, 절연기판과, 그리고 자기 감도부로써 상기 절연기판상에 형성된 InAs 박막을 포함하고, 상기 InAs 박막은 0.2 내지 1.4㎛의 두께로 에픽택셜성장에 의해 형성되고 서로 다른 전자 이동도의 두층을 갖는데, 상기 층은 높은 전자 이동도의 층과 낮은 전자 이동도의 층을 포함하며, 상기 높은 전자 이동도의 층은 도너 불순물로 도핑되어짐을 특징으로 하는 자전 변환 소자.
2. 제 1 항에 있어서, 상기 도너 불순물은 Si, S, Ge, Se 및 Sn으로 구성된 군으로 부터 선택되어진 적어도 하나의 소자임을 특징으로하는 자전 변환 소자.
3. 제 1 항에 있어서, 상기 자기 감도부의 적어도 한 측부에 근접하여 배치된 강자성체를 추가로 포함함을 특징으로 하는 자전 변환 소자.
4. 제 3 항에 있어서, 상기 도너 불순물이 Si, S, Ge, Se 및 Sn으로 구성된 군으로 부터 선택되어진 적어도 하나의 소자임을 특징으로하는 자전 변환 소자.
5. 제 4 항에 있어서, 상기 자전 변환 소자가 홀소자임을 특징으로하는 자전 변환 소자.
6. 제 3 항에 있어서, 자전 변환 소자가 홀소자임을 특징으로 하는 자전 변환 소자.
7. 제 1 항에 있어서, 상기 자전 변환 소자가 홀소자임을 특징으로 하는 자전 변환 소자.
8. 자전 변환 장치에 있어서, 절연기판 및, 0.2 내지 1.4㎛의 두께로 에픽택셜 성장으로써 형성되고 높은 전자 이동도의 층과 낮은 전자 이동도의 층으로 된 전자 이동도가 상이한 두 층을 가지며 상기 높은 전자 이동도의 층은 도너 불순물로 도핑되어지는, 자기 감도부로써 상기 절연기판상에 형성된 InAs 박막을 포함하는 자전 변환 소자와 그리고 상기 자전 변환 소자와 전기적으로 접속된 회로소자를 포함하며, 상기 자전 변환 소자와 회로 소자가 동일한 패키지에서 형성됨을 특징으로 하는 자전 변환 장치.
9. 제 8 항에 있어서, 상기 자전 변환 소자가 홀소자임을 특징으로 하는 자전 변환 장치.
10. 자전 변환 장치에 있어서, 절연기판 및 0.2 내지 1.4㎛의 두께로 에픽택셜 성장으로써 형성되고 높은 전자 이동도의 층과 낮은 전자 이동도의 층으로 된 전자 이동도가 상이한 두 층을 가지며 상기 높은 전자 이동도의 층은 도너 불순물로 도핑되어지는, 자기 감도부로써 상기 절연기판상에 형성된 InAs 박막을 포함하고, 또한 상기 자기 감도부의 적어도 한 측부에 근접하게 배치된 강자성체를 추기로 포함하는 자전 변환 소자와, 그리고 상기 자전 변환 소자와 전기적으로 접속된 회로소자를 포함하며, 상기 자전 변환 소자와 회로 소자가 동일한 패키지에서 형성됨을 특징으로 하는 자전 변환 소자.
11. 제 10 항에 있어서, 상기 자전 변환 소자가 홀소자임을 특징으로 하는 자전 변환 소자.
12. 자기 스위치에 있어서, 절연기판 및 0.2 내지 1.4㎛의 두께로 에픽택셜 성장으로써 형성되고 높은 전자 이동도의 층과 낮은 전자 이동도의 층으로된 전자 이동도가 상이한 두 층을 가지며 상기 높은 전자 이동도의 층은 도너 불순물로 도핑되어지는, 자기 감도부로써 상기 절연기판상에 형성된 InAs 박막을 포함하는 자전 변환 소자와 그리고 상기 자전 변환 소자를 구동시키기 위하여 자계를 적용하기 위한 수단을 포함함을 특징으로 하는 자전 변환 소자.
13. 제 12 항에 있어서 상기 자전 변환 소자가 홀소자임을 특징으로 하는 자전 변환 소자.
14. 자기 스위치에 있어서, 절연기판 및 0.2 내지 1.4㎛의 두께로 에픽택셜 성장으로써 형성되고 높은 전자 이동도의 층과 낮은 전자 이동도의 층으로 된 전자 이동도가 상이한 두 층을 가지며 상기 높은 전자 이동도의 층은 도너 불순물로 도핑되어지는, 자기 감도부로써 상기 절연기판상에 형성된 InAs 박막을 포함하고, 또한 상기 자기 감도부의 적어도 한 측부에 근접하게 배치된 강자성체를 포함하는 자전 변환 소자와, 그리고 상기 자전 변환 소자를 구동시키기 위하여 자계를 적용하기 위한 수단을 포함함을 특징으로 하는 자전 변환 소자.
15. 제 14 항에 있어서, 상기 자전 변환 소자가 홀소자임을 특징으로 하는 자기 스위치.
16. 절연기판 및, 전자 이동도가 서로 다른 제 1 층 및 제 2 층을 갖는 InAs 박막을 포함하는 자전 변환 소자의 제조법에 있어서, 절연기판상에 에픽택셜 성장으로 두께가 0.2 내지 1.4㎛인 InAs 박막을 형성하는 단계, 상기 제1층보다 더 높은 전자 이동도를 갖는 상기 InAs 박막의 제 2 층을 도너 불순물 원자로 도핑하는 단계, 상기 InAs 박막의 소정부위상에 전극을 형성하는 단계, 그리고 에칭에 의해 자기 감도부의 패턴을 형성하는 단계를 포함함을 특징으로 하는 자전 변환 소자의 제조법.
17. 제 16 항에 있어서, 상기 InAs 박막으로 된 자기 감도부의 적어도 한 측부상에 강자성체를 배치시키는 단계를 추가로 포함함을 특징으로 하는 자전 변환 소자의 제조법.
18. 제 17 항에 있어서, 에픽택셜성장에 의해 상기 InAs 박막을 형성하는 단계와 상기 InAs 박막의 높은 전자 이동도의 층을 도너 불순물 원자로 도핑하는 단계가 동시에 수행되어짐을 특징으로 하는 자전 변환 소자의 제조법.
19. 제 16 항에 있어서, 에픽택셜 성장에 의해 상기 InAs 박막을 형성하는 단계와 상기 InAs 박막의 높은 전자 이동도의 층을 도너 불순물로 도핑하는 단계가 동시에 수행되어짐을 특징으로 하는 자전 변환 소자의 제조법.

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