JPH03288482A - 高信頼性高感度ＩｎＡｓホール素子 - Google Patents
高信頼性高感度ＩｎＡｓホール素子Info
- Publication number
- JPH03288482A JPH03288482A JP2088189A JP8818990A JPH03288482A JP H03288482 A JPH03288482 A JP H03288482A JP 2088189 A JP2088189 A JP 2088189A JP 8818990 A JP8818990 A JP 8818990A JP H03288482 A JPH03288482 A JP H03288482A
- Authority
- JP
- Japan
- Prior art keywords
- layer
- inas
- hall element
- active layer
- insulating film
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 229910000673 Indium arsenide Inorganic materials 0.000 claims abstract description 49
- RPQDHPTXJYYUPQ-UHFFFAOYSA-N indium arsenide Chemical compound [In]#[As] RPQDHPTXJYYUPQ-UHFFFAOYSA-N 0.000 claims abstract description 49
- 239000000758 substrate Substances 0.000 claims abstract description 14
- 239000004065 semiconductor Substances 0.000 claims abstract description 11
- 239000012535 impurity Substances 0.000 claims abstract description 10
- 229910052710 silicon Inorganic materials 0.000 claims abstract description 6
- 229910052717 sulfur Inorganic materials 0.000 claims abstract description 4
- 229910052718 tin Inorganic materials 0.000 claims abstract description 4
- 239000010410 layer Substances 0.000 claims description 60
- 239000002344 surface layer Substances 0.000 claims description 4
- 239000010408 film Substances 0.000 abstract description 26
- 238000000034 method Methods 0.000 abstract description 21
- 229910001218 Gallium arsenide Inorganic materials 0.000 abstract description 11
- 230000006866 deterioration Effects 0.000 abstract description 10
- 238000004519 manufacturing process Methods 0.000 abstract description 8
- 230000035945 sensitivity Effects 0.000 abstract description 5
- 239000010409 thin film Substances 0.000 abstract description 2
- 230000015572 biosynthetic process Effects 0.000 abstract 2
- 229910000530 Gallium indium arsenide Inorganic materials 0.000 abstract 1
- 229920002120 photoresistant polymer Polymers 0.000 description 8
- 238000007796 conventional method Methods 0.000 description 5
- 239000002184 metal Substances 0.000 description 5
- 229910052751 metal Inorganic materials 0.000 description 5
- 238000012360 testing method Methods 0.000 description 4
- 229910005091 Si3N Inorganic materials 0.000 description 3
- 229910052581 Si3N4 Inorganic materials 0.000 description 3
- 238000010438 heat treatment Methods 0.000 description 3
- 238000000206 photolithography Methods 0.000 description 3
- 238000005268 plasma chemical vapour deposition Methods 0.000 description 3
- 238000005275 alloying Methods 0.000 description 2
- 239000013078 crystal Substances 0.000 description 2
- 238000013461 design Methods 0.000 description 2
- 238000001312 dry etching Methods 0.000 description 2
- 239000003822 epoxy resin Substances 0.000 description 2
- 229910052737 gold Inorganic materials 0.000 description 2
- 239000000463 material Substances 0.000 description 2
- 229910052759 nickel Inorganic materials 0.000 description 2
- 239000008188 pellet Substances 0.000 description 2
- 229920000647 polyepoxide Polymers 0.000 description 2
- 101100347993 Caenorhabditis elegans nas-1 gene Proteins 0.000 description 1
- 241000269821 Scombridae Species 0.000 description 1
- 230000002159 abnormal effect Effects 0.000 description 1
- 238000000137 annealing Methods 0.000 description 1
- 238000004380 ashing Methods 0.000 description 1
- 229910052802 copper Inorganic materials 0.000 description 1
- 239000012792 core layer Substances 0.000 description 1
- 230000007547 defect Effects 0.000 description 1
- 238000004925 denaturation Methods 0.000 description 1
- 230000036425 denaturation Effects 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 238000009792 diffusion process Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 230000007774 longterm Effects 0.000 description 1
- 235000020640 mackerel Nutrition 0.000 description 1
- 238000002161 passivation Methods 0.000 description 1
- 230000001681 protective effect Effects 0.000 description 1
- 239000011241 protective layer Substances 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
- 238000004544 sputter deposition Methods 0.000 description 1
- 238000010186 staining Methods 0.000 description 1
- 238000012546 transfer Methods 0.000 description 1
- 238000001721 transfer moulding Methods 0.000 description 1
- XLYOFNOQVPJJNP-UHFFFAOYSA-N water Substances O XLYOFNOQVPJJNP-UHFFFAOYSA-N 0.000 description 1
Landscapes
- Hall/Mr Elements (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は製造工程中に特性の劣化が起こりにくく、かつ
良好な温度特性、信頼性をもち、オフセット電圧の小さ
い構造をもつ高感度１ ｎＡｓホール素子に関するもの
である。
良好な温度特性、信頼性をもち、オフセット電圧の小さ
い構造をもつ高感度１ ｎＡｓホール素子に関するもの
である。
従来単結晶基板を用いたＩｎＡｓホール素子は第２図の
ように半絶縁性ＧａＡｓ基板１上にエピタキシャル成長
させたｎ型ＩｎＡｓ層２をホール素子感磁部として用い
ていた。そして表面のｎ型ＩｎＡｓ層上には、パッシベ
ーション層として、Ｓｉ３Ｎ４やＳｉｎｇ等の絶縁膜５
が直接接して形成されていた。このためＳｉ３Ｎ、やＳ
ｉＯ□等のバノシーベーション用の絶縁膜をスパッタリ
ングやプラズマＣＶＤ等の方法で形成するが、このとき
の成膜条件によってホール素子の出力や抵抗値等の基本
特性が大きく変わり、製造上大きな問題となっていた。
ように半絶縁性ＧａＡｓ基板１上にエピタキシャル成長
させたｎ型ＩｎＡｓ層２をホール素子感磁部として用い
ていた。そして表面のｎ型ＩｎＡｓ層上には、パッシベ
ーション層として、Ｓｉ３Ｎ４やＳｉｎｇ等の絶縁膜５
が直接接して形成されていた。このためＳｉ３Ｎ、やＳ
ｉＯ□等のバノシーベーション用の絶縁膜をスパッタリ
ングやプラズマＣＶＤ等の方法で形成するが、このとき
の成膜条件によってホール素子の出力や抵抗値等の基本
特性が大きく変わり、製造上大きな問題となっていた。
つまり表面の絶縁膜は形成されるときＩｎＡｓとの界面
でＴｎＡｓの結晶特性を大きく変化させてしまう性質が
あり、その結果製作されたホール素子の特性が低下して
しまうという問題があった。特に高電子移動度をもつＩ
ｎＡｓ１膜ｌ膜をホール素子化し高感度ホール素子を作
ろうとすると、ＩｎＡｓ１膜の活性層が薄く、この特性
低下も大きく大きな問題であった。
でＴｎＡｓの結晶特性を大きく変化させてしまう性質が
あり、その結果製作されたホール素子の特性が低下して
しまうという問題があった。特に高電子移動度をもつＩ
ｎＡｓ１膜ｌ膜をホール素子化し高感度ホール素子を作
ろうとすると、ＩｎＡｓ１膜の活性層が薄く、この特性
低下も大きく大きな問題であった。
ところがこの絶縁膜はＩｎＡｓホール素子の信頼性を得
る上で必ず必要であり、特に長期的な信頼性を付与する
保護膜として必須である。このため、高感度のＩｎＡｓ
ホール素子を作る上で解決されるべき大きな問題であっ
た。
る上で必ず必要であり、特に長期的な信頼性を付与する
保護膜として必須である。このため、高感度のＩｎＡｓ
ホール素子を作る上で解決されるべき大きな問題であっ
た。
ｒ本発明が解決しようとする課題〕
従来のホール素子の構造を第２図に示す。この場合は表
面に０型ＩｎＡｓの活性層２があり、核層が直接５４３
Ｎ、や５ｉ０２等の絶縁膜５に接している構造である、
このため、Ｓｉ ３Ｎ、や５ｉ０２等の絶縁膜を表面に
形成する工程で活性層の表面、すなわち絶縁層と活性層
の界面に転位、点欠陥が発生し、さらにその後のアニー
ルなどの加熱工程で不純物の異常拡散、あるいは活性層
の表面の熱゛変性が生じ、素子特性が低下するという工
程変動があった。また活性層が薄い場合、活性層そのも
のを変えてしまう場合があった。この結果、製作するＩ
ｎＡｓホール素子の入力抵抗、出力抵抗の大きな変化や
、ホール出力電圧の低下を生じた。特にＩｎＡｓの活性
層へＳｉ、 ＳやＧｅ等のドナー不純物をドープし、抵
抗値の温度変化を少なくし、かつ活性層の厚さを０．１
〜０．７μ閣と薄くした場合に大きな特性の低下が生じ
た。そこで、本発明は薄いｎ型ＩｎＡｓ活性層を有する
ＩｎＡｓホール素子で、かつＳｉ、 Ｓ 、 ＳｎやＧ
ｅ等をドナー不純物として活性層にドープされたものに
ついて製造プロセスで特性の劣化のない、かつ歩留まり
の良いメツセットの少ない構造をもつ高感度、高品質、
高信頼性をもつＩｎＡｓホール素子を提供するものであ
る。
面に０型ＩｎＡｓの活性層２があり、核層が直接５４３
Ｎ、や５ｉ０２等の絶縁膜５に接している構造である、
このため、Ｓｉ ３Ｎ、や５ｉ０２等の絶縁膜を表面に
形成する工程で活性層の表面、すなわち絶縁層と活性層
の界面に転位、点欠陥が発生し、さらにその後のアニー
ルなどの加熱工程で不純物の異常拡散、あるいは活性層
の表面の熱゛変性が生じ、素子特性が低下するという工
程変動があった。また活性層が薄い場合、活性層そのも
のを変えてしまう場合があった。この結果、製作するＩ
ｎＡｓホール素子の入力抵抗、出力抵抗の大きな変化や
、ホール出力電圧の低下を生じた。特にＩｎＡｓの活性
層へＳｉ、 ＳやＧｅ等のドナー不純物をドープし、抵
抗値の温度変化を少なくし、かつ活性層の厚さを０．１
〜０．７μ閣と薄くした場合に大きな特性の低下が生じ
た。そこで、本発明は薄いｎ型ＩｎＡｓ活性層を有する
ＩｎＡｓホール素子で、かつＳｉ、 Ｓ 、 ＳｎやＧ
ｅ等をドナー不純物として活性層にドープされたものに
ついて製造プロセスで特性の劣化のない、かつ歩留まり
の良いメツセットの少ない構造をもつ高感度、高品質、
高信頼性をもつＩｎＡｓホール素子を提供するものであ
る。
〔課題を解決づるため０）手段〕
本発明のＩｎＡｓホ・−ル素子は、このような課題を解
決するために第１図に示す、ように絶縁膜５を、ホール
素子の感磁部を構造するＩｎＡｓ活性層２番こ直接接し
て形成しない構造をとる。すなわち、活性層と絶縁膜の
中間に電気的に不活性でＩｎＡｓ活性層となじみのよい
、導電性の小さい半導体層３を形成した構造をとる。
決するために第１図に示す、ように絶縁膜５を、ホール
素子の感磁部を構造するＩｎＡｓ活性層２番こ直接接し
て形成しない構造をとる。すなわち、活性層と絶縁膜の
中間に電気的に不活性でＩｎＡｓ活性層となじみのよい
、導電性の小さい半導体層３を形成した構造をとる。
従来の構造では、Ｓｉ３Ｎ４や５ｉＯｚ等の絶縁膜を形
成した時の薄いＩｎＡｓ活性層２そのものがいたんでし
まい、電気的特性が変化してしまう。ところが、第１図
に示す本発明のような素子構造にしておくと、Ｓｉ３Ｎ
４やＳｉｎｇ等の絶縁膜を形成した時、いためられるの
は電気的に不活性なＮ３であり、この層はＩｎＡｓホー
ル素子の電気的特性に寄与しない。
成した時の薄いＩｎＡｓ活性層２そのものがいたんでし
まい、電気的特性が変化してしまう。ところが、第１図
に示す本発明のような素子構造にしておくと、Ｓｉ３Ｎ
４やＳｉｎｇ等の絶縁膜を形成した時、いためられるの
は電気的に不活性なＮ３であり、この層はＩｎＡｓホー
ル素子の電気的特性に寄与しない。
したがって、この工程で製作するＩｎＡｓホール素子の
特性劣化が極めて少なくなり、安定し、特性のそろった
高感度のＴｎＡｓホール素子が再現よく量産可能となっ
た。
特性劣化が極めて少なくなり、安定し、特性のそろった
高感度のＴｎＡｓホール素子が再現よく量産可能となっ
た。
１実施例〕
第３図ムコは、本発明の高感度ＩｎＡｓホール素子の実
施例を示す２．すなわち、感磁部形成のために半絶縁性
の基板の表面にＳｉ、 Ｓ −、ＳｎやＧｅ等のｎ型の
不純物が２Ｘ１（１１６〜１Ｘ１０”／ｃｆｆｌドープ
されたＩｎＡｓ層０．１０〜０．６０ ｂｌの厚さで形
成し、ついでドナー不純物をドープし２ないＧａＡｓ層
や、ＩｎＧ５Ａｓ、ＡｌＡｓ層などの電気的に導電性の
ない層を０．２０μ輸以下の厚さで形成し、表面の不活
性半導体層とする。この層はｎ型の不純物がドープされ
たＩｎＡｓ活性層となしみがよく、絶縁層と違い格子の
ミスマツチも少なく活性層の電気的特性に大きな影響を
与えない。またこのような構造では、絶縁膜を形成した
持直接接しいためられるのは電気的に不活性な層であり
、この層はＩｎＡｓホール素子の電気的特性に寄与しな
い。すなわち、表面に形成された電気的に不活性な半導
体層は、表面に絶縁膜を形成する工程で下部のＩｎＡｓ
活性層を保護する層どして働き、製造工程でのＩｎＡｓ
薄膜の特性の劣化が極めて小さくなり、その結果況１作
するＩｎＡｓホール素子の特性低下が極めて少なくな０
、安定し、特性のそろ、った実用的り′１こ高感度Ｃ’
）ＩｎＡｓホール素子が再現よく量産可能である。
施例を示す２．すなわち、感磁部形成のために半絶縁性
の基板の表面にＳｉ、 Ｓ −、ＳｎやＧｅ等のｎ型の
不純物が２Ｘ１（１１６〜１Ｘ１０”／ｃｆｆｌドープ
されたＩｎＡｓ層０．１０〜０．６０ ｂｌの厚さで形
成し、ついでドナー不純物をドープし２ないＧａＡｓ層
や、ＩｎＧ５Ａｓ、ＡｌＡｓ層などの電気的に導電性の
ない層を０．２０μ輸以下の厚さで形成し、表面の不活
性半導体層とする。この層はｎ型の不純物がドープされ
たＩｎＡｓ活性層となしみがよく、絶縁層と違い格子の
ミスマツチも少なく活性層の電気的特性に大きな影響を
与えない。またこのような構造では、絶縁膜を形成した
持直接接しいためられるのは電気的に不活性な層であり
、この層はＩｎＡｓホール素子の電気的特性に寄与しな
い。すなわち、表面に形成された電気的に不活性な半導
体層は、表面に絶縁膜を形成する工程で下部のＩｎＡｓ
活性層を保護する層どして働き、製造工程でのＩｎＡｓ
薄膜の特性の劣化が極めて小さくなり、その結果況１作
するＩｎＡｓホール素子の特性低下が極めて少なくな０
、安定し、特性のそろ、った実用的り′１こ高感度Ｃ’
）ＩｎＡｓホール素子が再現よく量産可能である。
また本発明のＩｎＡｓホール素子の表面に形成される絶
縁膜は、一般に半導体のベツシベーションに用いられて
（る材料は祠でも１．ｊ、い、特乙こ５ｉＪａ、ＳｉＯ
□や旧、０〜などは中でも、より好ましいものである。
縁膜は、一般に半導体のベツシベーションに用いられて
（る材料は祠でも１．ｊ、い、特乙こ５ｉＪａ、ＳｉＯ
□や旧、０〜などは中でも、より好ましいものである。
また該絶縁層は通常は１、０ ｕ ｍ以下、好ましくは
０．１５〜０．４０μ粥の厚さで形成される。
０．１５〜０．４０μ粥の厚さで形成される。
試作例ｌ
ＭＢ２法を用い、表面層とし゛でｒンド−ブＧａＡｓ層
を用いた場合の試作例を第３図に示す。まず半絶縁性Ｇ
ａＡｓ基板ｌ上にＭＢＥ法により０．４μ園のシリコン
をドープしたｎ型ＩｎＡｓ活性層２を成長させ、その後
０．１μ蒙のアンドープＧａＡｓ層３を基板温度４００
°Ｃで形成し、第１図に示す素子構成を得るための半導
体層を形成した〔第３図（ａ）〕。
を用いた場合の試作例を第３図に示す。まず半絶縁性Ｇ
ａＡｓ基板ｌ上にＭＢＥ法により０．４μ園のシリコン
をドープしたｎ型ＩｎＡｓ活性層２を成長させ、その後
０．１μ蒙のアンドープＧａＡｓ層３を基板温度４００
°Ｃで形成し、第１図に示す素子構成を得るための半導
体層を形成した〔第３図（ａ）〕。
次にフォトレジスト６を塗布し、フォトリソグラフィー
工程により十字型の所定のパターンを作り〔第３図（ｂ
）ＬこれをマスクとしてＩｎＡｓ活性層及び表面のＧａ
Ａｓ層をエツチングした。その後レジスト剥離液により
レジストを除去しホール素子の感磁部を形成した〔第３
図（Ｃ）〕。
工程により十字型の所定のパターンを作り〔第３図（ｂ
）ＬこれをマスクとしてＩｎＡｓ活性層及び表面のＧａ
Ａｓ層をエツチングした。その後レジスト剥離液により
レジストを除去しホール素子の感磁部を形成した〔第３
図（Ｃ）〕。
この基板の上にプラズマＣＶＤ法により０．３μｍの膜
厚を有する５ｉ３Ｎａの絶縁膜５を３００″Ｃで全面に
形成した〔第３図（ｄ）〕。
厚を有する５ｉ３Ｎａの絶縁膜５を３００″Ｃで全面に
形成した〔第３図（ｄ）〕。
次にフォトリソグラフィー工程により、電極部を形成す
るため、所要のレジストパターンを形成した。しかる後
このレジストをマスクとしてＣＦ。
るため、所要のレジストパターンを形成した。しかる後
このレジストをマスクとしてＣＦ。
ガスと０２ガスを用いた反応性ドライエツチングにより
電極部のＳｉ３Ｎ、をエツチング除去した〔第３図（ｅ
）〕。
電極部のＳｉ３Ｎ、をエツチング除去した〔第３図（ｅ
）〕。
つづいて表面のＧａＡｓ層をエツチングし除去した。
こうしてＩｎＡｓの表面を露出させた。その後、Ｃｕ、
Ｎｉ、 Ａｕを各々０．２５μｍ 、 ０．０５μｍ
、 ０．３５μｍの厚さで蒸着し、ついでリフトオフ法
によりフォトレジスト及びフォトレジスト上の金属を除
去し、電極パターン４を形成した。次に電極金属とＩｎ
Ａｓ層とのオーミック性接触を完全に得るために、加熱
炉中で４００℃５分間Ｎ２ガス雰囲気下の合金化処理を
行った。こうして−枚の基板上に多数のＩｎＡｓホール
素子を形成した（第３図（ｆ））。
Ｎｉ、 Ａｕを各々０．２５μｍ 、 ０．０５μｍ
、 ０．３５μｍの厚さで蒸着し、ついでリフトオフ法
によりフォトレジスト及びフォトレジスト上の金属を除
去し、電極パターン４を形成した。次に電極金属とＩｎ
Ａｓ層とのオーミック性接触を完全に得るために、加熱
炉中で４００℃５分間Ｎ２ガス雰囲気下の合金化処理を
行った。こうして−枚の基板上に多数のＩｎＡｓホール
素子を形成した（第３図（ｆ））。
この後、ダイシングを行い個々のＩｎＡｓホール素子ベ
レットに切り離した。ついでリードフレーム上にグイボ
ンドし９、トランスファーモールドを行い、エポキシ樹
脂によって全体をモールドされたホール素子を製作した
。
レットに切り離した。ついでリードフレーム上にグイボ
ンドし９、トランスファーモールドを行い、エポキシ樹
脂によって全体をモールドされたホール素子を製作した
。
第１表、従来の方法と本発明による方法でＩｎＡｓホー
ル素子を作った場合の特性示す。従来の方法にくらべ本
発明の素子では、ホール素子特性がばらつかないととも
に、不平衡電圧も小さくなっており、また膜特性からの
設計値をよく再現しており高感度である。信頼性につい
ては、ＰＣＴ試験（プレッシャー・クツカー・テスト）
の結果を第２表に示す０本発明では素子特性の変化がな
く高信頼性を示している。
ル素子を作った場合の特性示す。従来の方法にくらべ本
発明の素子では、ホール素子特性がばらつかないととも
に、不平衡電圧も小さくなっており、また膜特性からの
設計値をよく再現しており高感度である。信頼性につい
ては、ＰＣＴ試験（プレッシャー・クツカー・テスト）
の結果を第２表に示す０本発明では素子特性の変化がな
く高信頼性を示している。
第 １ 表
第 ２ 表
ＰＣＴ試験条件＝１２１°Ｃ２水謂気１００％、２気圧
試作例２ ＭＢＥ法を用い、表面層としてアンドープＡ Ｉ Ｇａ
Ａｓ層を用いた場合の試作例を第３図に示す。
試作例２ ＭＢＥ法を用い、表面層としてアンドープＡ Ｉ Ｇａ
Ａｓ層を用いた場合の試作例を第３図に示す。
まず半絶縁性ＧａＡｓ基板ｌ上にＭＢＥ法により０．４
μｍのシリコンをドープしたｎ型ＩｎＡｓ活性層２を成
長させ、その後０．１μｍのアンドープＡＩ！ＧａＡｓ
ＪＭ３を基板温度６００°ｅで形成し、第１図に示す素
子ｆｌ或を得るための半導体層を形成Ｌ７た〔第３図（
ａ））。
μｍのシリコンをドープしたｎ型ＩｎＡｓ活性層２を成
長させ、その後０．１μｍのアンドープＡＩ！ＧａＡｓ
ＪＭ３を基板温度６００°ｅで形成し、第１図に示す素
子ｆｌ或を得るための半導体層を形成Ｌ７た〔第３図（
ａ））。
次にフォトレジスト６を塗布し、所定のパターンを作り
〔第３図（ｂ）〕、これをマスクとして表面のＩｎＡｓ
層とＡｆ ＧａＡｓ層をエツチングした。その後Ｏｔプ
ラズマを用いた灰化法によりレジストを除去しホール素
子の感磁部を形成した〔第３図（ｃ））。
〔第３図（ｂ）〕、これをマスクとして表面のＩｎＡｓ
層とＡｆ ＧａＡｓ層をエツチングした。その後Ｏｔプ
ラズマを用いた灰化法によりレジストを除去しホール素
子の感磁部を形成した〔第３図（ｃ））。
この基板の上にプラズマＣＶＤ法により０．３μｍの膜
厚を有するＳｉＪ、の絶縁膜５を３００℃で全面に形成
した〔第３図（ｄ）〕。 次にフォトレジスト７を塗布
し電極を形成する部分に穴が開くようにフォトリソグラ
フィー工程によりパターンを形成した。しかる後このレ
ジストをマスクとしてＣＦ、ガスと０□ガスを用いた反
応性ドライエツチングにより電極上のＳｉ３Ｎ４をエツ
チングして除去した〔第３図（ｅ）〕。 ついで表面の
Ａ Ｉ！ ＧａＡｓ層をエツチングし除去した。その後
、Ｃｕ、 Ｎｉ、 Ａｕを各々０．２５μ鯖、０．０５
μｍ、０．３５μ簡の厚さで蒸着し、ついでリフトオフ
法により、フォトレジスト及びフォトレジスト上の金属
を除去し、電極パターン４を形成した。そして電極金属
とＩｎＡｓ層とのオーミンク性接触を完全に得るために
加熱炉中で４００℃５分間Ｎ２ガス雰囲気下の合金化処
理を行った。
厚を有するＳｉＪ、の絶縁膜５を３００℃で全面に形成
した〔第３図（ｄ）〕。 次にフォトレジスト７を塗布
し電極を形成する部分に穴が開くようにフォトリソグラ
フィー工程によりパターンを形成した。しかる後このレ
ジストをマスクとしてＣＦ、ガスと０□ガスを用いた反
応性ドライエツチングにより電極上のＳｉ３Ｎ４をエツ
チングして除去した〔第３図（ｅ）〕。 ついで表面の
Ａ Ｉ！ ＧａＡｓ層をエツチングし除去した。その後
、Ｃｕ、 Ｎｉ、 Ａｕを各々０．２５μ鯖、０．０５
μｍ、０．３５μ簡の厚さで蒸着し、ついでリフトオフ
法により、フォトレジスト及びフォトレジスト上の金属
を除去し、電極パターン４を形成した。そして電極金属
とＩｎＡｓ層とのオーミンク性接触を完全に得るために
加熱炉中で４００℃５分間Ｎ２ガス雰囲気下の合金化処
理を行った。
こうして−枚の基板上に多数のＩｎＡｓホール素子を形
成した〔第３図（ｆ）〕。
成した〔第３図（ｆ）〕。
この後、ダイシングを行い個々のＩｎＡｓホール素子ペ
レツトに切り離した。ついでリードフレーム上にグイボ
ンドし、トランスファーモールドを行い、エポキシ樹脂
によって全体をモールドされたホール素子を製作した。
レツトに切り離した。ついでリードフレーム上にグイボ
ンドし、トランスファーモールドを行い、エポキシ樹脂
によって全体をモールドされたホール素子を製作した。
第３表に、従来の方法と本発明による方法でＩｎＡｓホ
ール素子を作った場合の特性を示す（２５素子の平均値
）。 従来の方法にくらべ本発明によれば、ホール素子
特性がばらつかないとともに、不平衡電圧も小さくなっ
ており、また膜特性からの設計値をよく再現しており高
感度である。信頼性については、ＰＣＴテストの結果を
第４表に示す（２５素子の平均値）。 本発明では素子
特性の変化がなく高信頼性を示している。
ール素子を作った場合の特性を示す（２５素子の平均値
）。 従来の方法にくらべ本発明によれば、ホール素子
特性がばらつかないとともに、不平衡電圧も小さくなっ
ており、また膜特性からの設計値をよく再現しており高
感度である。信頼性については、ＰＣＴテストの結果を
第４表に示す（２５素子の平均値）。 本発明では素子
特性の変化がなく高信頼性を示している。
（以下余白）
第
表
第
表
〔効 果〕
以上説明したように、本発明によれば、絶縁膜を形成す
る工程で素子特性の劣化が起こりにくく、高品質のホー
ル素子を再現よく作ることができる。
る工程で素子特性の劣化が起こりにくく、高品質のホー
ル素子を再現よく作ることができる。
またこのため安定した量産が可能である。
第１図は本発明によるＩｎＡｓホール素子の概略断面図
、第２図は従来の方法による素子の概略断面図、第３図
はＭＢＥ法による本発明の詳細な説明する図である。 に半絶縁性ＧａＡｓ基板、２：ｎ型ＩｎＡｓ活性層、３
：１ｉ気的に導電性が小さく、不活性な半導体層、４：
を極、４：絶縁膜、６および７：フォトレジスト。
、第２図は従来の方法による素子の概略断面図、第３図
はＭＢＥ法による本発明の詳細な説明する図である。 に半絶縁性ＧａＡｓ基板、２：ｎ型ＩｎＡｓ活性層、３
：１ｉ気的に導電性が小さく、不活性な半導体層、４：
を極、４：絶縁膜、６および７：フォトレジスト。
Claims (2)
- （１）導電性の小さい半導体層からなる表面層と、該表
面層の下部に接して厚さ０．１〜０．７μｍのｎ型導電
層を有し、更に該導電層に接している電気的に絶縁性の
基板層からなり、ｎ型ＩｎＡｓの導電層にオーミック電
極が形成されて成るＩｎＡｓホール素子。 - （２）請求項（１）において、該導電層のドナー不純物
としてＳｉ、Ｓ、ＳｎまたはＧｅがドープされ、室温で
の電子濃度が４×１０＾１＾６〜１×１０＾１＾８／ｃ
ｍ＾２の範囲にあるように形成されていることを特徴と
する高信頼性高感度ＩｎＡｓホール素子。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2088189A JP2571296B2 (ja) | 1990-04-04 | 1990-04-04 | 高信頼性高感度ＩｎＡｓホール素子 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2088189A JP2571296B2 (ja) | 1990-04-04 | 1990-04-04 | 高信頼性高感度ＩｎＡｓホール素子 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03288482A true JPH03288482A (ja) | 1991-12-18 |
| JP2571296B2 JP2571296B2 (ja) | 1997-01-16 |
Family
ID=13935956
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2088189A Expired - Lifetime JP2571296B2 (ja) | 1990-04-04 | 1990-04-04 | 高信頼性高感度ＩｎＡｓホール素子 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2571296B2 (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008066582A (ja) * | 2006-09-08 | 2008-03-21 | Asahi Kasei Electronics Co Ltd | ホール素子 |
| JP2008186858A (ja) * | 2007-01-26 | 2008-08-14 | Asahi Kasei Electronics Co Ltd | 化合物半導体積層体 |
| CN103956427A (zh) * | 2014-04-01 | 2014-07-30 | 友达光电股份有限公司 | 感测元件 |
| CN115295719A (zh) * | 2022-10-08 | 2022-11-04 | 苏州矩阵光电有限公司 | 砷化铟薄膜的外延层结构、霍尔器件及制备方法 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS55117281A (en) * | 1979-03-05 | 1980-09-09 | Nippon Telegr & Teleph Corp <Ntt> | 3[5 group compound semiconductor hetero structure mosfet |
-
1990
- 1990-04-04 JP JP2088189A patent/JP2571296B2/ja not_active Expired - Lifetime
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS55117281A (en) * | 1979-03-05 | 1980-09-09 | Nippon Telegr & Teleph Corp <Ntt> | 3[5 group compound semiconductor hetero structure mosfet |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008066582A (ja) * | 2006-09-08 | 2008-03-21 | Asahi Kasei Electronics Co Ltd | ホール素子 |
| JP2008186858A (ja) * | 2007-01-26 | 2008-08-14 | Asahi Kasei Electronics Co Ltd | 化合物半導体積層体 |
| CN103956427A (zh) * | 2014-04-01 | 2014-07-30 | 友达光电股份有限公司 | 感测元件 |
| CN115295719A (zh) * | 2022-10-08 | 2022-11-04 | 苏州矩阵光电有限公司 | 砷化铟薄膜的外延层结构、霍尔器件及制备方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2571296B2 (ja) | 1997-01-16 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5198795A (en) | Magnetoelectric transducer and process for producing the same | |
| US4978938A (en) | Magnetoresistor | |
| US4584552A (en) | Hall element with improved composite substrate | |
| KR940009999B1 (ko) | 자전 변환 소자 및 그의 제조법 | |
| JPH03288482A (ja) | 高信頼性高感度ＩｎＡｓホール素子 | |
| JPH10233539A (ja) | 化合物半導体を含む積層体およびその製造方法 | |
| JP2589393B2 (ja) | ＧａＡｓホール素子 | |
| JPH06120258A (ja) | 高電子移動度トランジスタ | |
| JP6055596B2 (ja) | ホール素子 | |
| JP2000138403A (ja) | 薄膜磁気センサ― | |
| CN113488530A (zh) | 一种p型氮化镓基器件的电极及其制备方法和用途 | |
| JP3006274B2 (ja) | ＧａＡｓホール素子及びその製造方法 | |
| JP3332417B2 (ja) | ホール素子及びその製造方法 | |
| JPH0346334A (ja) | バイポーラトランジスタ | |
| JP2674618B2 (ja) | 半導体集積装置の製造方法 | |
| JPH08222526A (ja) | Ｐ・ｎ型同一オーミック材料及びその製造方法 | |
| JP3264962B2 (ja) | 磁電変換素子の製造方法 | |
| JP2981347B2 (ja) | 半導体素子の製造方法 | |
| JPH11214616A (ja) | 半導体抵抗素子 | |
| JPH10107274A (ja) | トンネルトランジスタ及びその製造方法 | |
| JPH0864887A (ja) | ＧａＡｓホール素子 | |
| JPH077194A (ja) | ホール素子 | |
| JPH01265573A (ja) | 半導体装置の製造方法 | |
| JPS62162358A (ja) | 半導体装置及びその製造方法 | |
| JPS58182866A (ja) | 半導体装置の製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20081024 Year of fee payment: 12 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20081024 Year of fee payment: 12 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20091024 Year of fee payment: 13 |
|
| S531 | Written request for registration of change of domicile |
Free format text: JAPANESE INTERMEDIATE CODE: R313531 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20091024 Year of fee payment: 13 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20101024 Year of fee payment: 14 |
|
| EXPY | Cancellation because of completion of term | ||
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20101024 Year of fee payment: 14 |