JP2008186858A - 化合物半導体積層体 - Google Patents

Abstract

【課題】ＩｎＡｓ層等の活性層を直接ＧａＡｓ等の基板上に形成した構造の化合物半導体積層体であって、信頼性が高く、かつ、バルク単結晶に対して電子移動度の低下が小さい化合物半導体積層体を提供すること。
【解決手段】本発明に係る化合物半導体積層体は、ＧａＡｓ基板上にＩｎＡｓ層を０．３μｍ以上と厚く形成し、そのＩｎＡｓ層上にＩｎＡｓ層と基板に平行方向の格子定数が等しく、基板に垂直方向の格子定数差が３％以内の化合物半導体保護層を形成することを特徴とする。すなわち、ＧａＡｓ、ＩｎＰ、Ｓｉのバルク単結晶板、またはそれらの薄膜基板上に、直にＩｎ_ｘＧａ_１−ｘＡｓ_ｙＳｂ_１−ｙ（０≦ｘ≦０．５、０≦ｙ≦１）を活性層として、０．３μｍ以上３μｍ以下の厚さで形成する。この活性層には、導電性の小さな半導体層を保護層として直に形成する。
【選択図】図１

Description

本発明は、化合物半導体積層体に関し、より詳細には、ホール素子等の電子デバイスを提供する化合物半導体積層体に関する。

磁気センサは、ＤＶＤ−ＲＯＭやＶＴＲの駆動に用いられるブラシレスモータの磁極の位置検出をはじめとして、携帯電話、自動車用途など幅広い分野で使用されてきている。特に近年では、高感度かつ高信頼性の磁気センサに対するニーズが、車載用途を中心として大きくなりつつある。

ホール素子用材料としては、ＧａＡｓ、ＩｎＳｂ、ＩｎＡｓが主であるが、その中で、ＩｎＳｂ、ＩｎＡｓは、電子移動度が大きく、高感度化に有利であり、有望な材料である。通常、これら材料を用いたホール素子を形成する場合、バルク単結晶成長は困難であるため、ＧａＡｓなどの基板上に薄膜を形成し使用する。

ホール素子や半導体ＭＲでは、高感度化のために電子移動度を大きくする必要がある。一方で、車載を念頭に置いた場合、高い信頼性を確保することが求められるため、静電破壊などを起こしづらくするために活性層は厚い方が好ましい。また、ＳｉＮ等の保護膜で素子を完全に覆うことが重要となるが、このような場合、半導体積層体の構造は、被覆性の良い、基板に直接活性層が形成されているような単純な構造が好ましい。

そのため、従来は、特許文献１で開示されているような、ＧａＡｓ基板上に直接、０．４μｍ前後の活性層であるＩｎＡｓ層を形成し、その上部に保護層としてＧａＡｓ層を形成して、素子化による特性劣化を防止した化合物半導体積層体が作製されていた。

特開平０３−２８８４８２号公報 特許第３０６９５４５号明細書 特許第２７９３４４０号明細書

しかしながら、バルク単結晶では３３０００ｃｍ^２／Ｖｓであった電子移動度が、上記構造のようにＧａＡｓ基板に直接ＩｎＡｓ層を形成した場合、１／３程度の１１０００ｃｍ^２／Ｖｓ前後まで電子移動度が低下してしまうという問題があった。

この電子移動度の低下に対処する技術としては、ＩｎＡｓ層が薄いという条件において、ＧａＡｓ基板上に、まずＳｂを含む３元素以上から構成されるバッファ層を０．５μｍ程度積むことにより、電子移動度の低下を、バルクＩｎＡｓ単結晶のときの１／２から２／３（１６０００〜２１０００ｃｍ^２／Ｖｓ）程度まで大幅に改善できる（特許文献２、３参照）。この手法は、電子移動度低下の抑制には極めて有効である。

しかしながら、ＧａＡｓ基板にＩｎＡｓ等の活性層を直接形成した単純な構造ではないので、その作製には手間がかかるという問題があった。すなわち、バッファ層上にＩｎＡｓ層を形成し、さらにＩｎＡｓ層を静電気破壊対策のため厚くした場合、バッファ層にＩｎＡｓ層を加えた厚さで素子パターニングを行い、ＳｉＮ等の保護膜で全面をくまなく覆わなければならない。そのため、同じ厚さのＩｎＡｓ層のみが積まれている場合に比べ、被覆面積が増大し、信頼性を確保するのが難しいという問題があった。そのため、高い信頼性が要求される車載用途には、バッファ層を介さずに基板に直接ＩｎＡｓ等の活性層を積層する構造が望ましい。

以上のように、従来、化合物半導体積層体において大きな電子移動度と高い信頼性とを両立させるのは困難であった。

本発明は、このような問題に鑑みてなされたもので、その目的とするところは、ＩｎＡｓ層等の活性層を直接ＧａＡｓ等の基板上に形成した構造の化合物半導体積層体であって、信頼性が高く、かつ、バルク単結晶に対して電子移動度の低下が小さい化合物半導体積層体を提供することにある。

このような目的を達成するために、請求項１に記載の発明は、化合物半導体積層体において、ＧａＡｓ、ＩｎＰ、またはＳｉのいずれかからなるバルク単結晶又は薄膜層を有する基板と、前記基板上に形成されたＩｎ_ｘＧａ_１−ｘＡｓ_ｙＳｂ_１−ｙ（０≦ｘ≦０．５、０≦ｙ≦１）からなり、０．３μｍ以上３μｍ以下の厚さに形成された活性層と、前記活性層上に形成された化合物半導体層とを備え、前記活性層と前記化合物半導体層のそれらの界面に平行な方向の格子定数が等しく、かつ、前記活性層と前記化合物半導体層のそれらの界面に垂直な方向の格子定数の差が３％以下であることを特徴とする。

請求項２に記載の発明は、請求項１に記載の化合物半導体積層体において、前記活性層がＩｎ_ｘＧａ_１−ｘＡｓ（０≦ｘ≦０．５）であることを特徴とする。

請求項３に記載の発明は、請求項１に記載の化合物半導体積層体において、前記活性層がＩｎＡｓ_ｙＳｂ_１−ｙ（０≦ｙ≦１）であることを特徴とする。

請求項４に記載の発明は、請求項１乃至３のいずれかに記載の化合物半導体積層体において、前記活性層にＮ型ドーパントがドープされ、当該活性層の室温でのシートキャリア濃度が１×１０^１６／ｃｍ^３以上２×１０^１７／ｃｍ^３以下であることを特徴とする。

請求項５に記載の発明は、請求項１乃至４のいずれかに記載の化合物半導体積層体において、前記活性層がＩｎＡｓであり、前記化合物半導体層がＧａＡｓ_ｚＳｂ_１−ｚ（０．８≦ｚ≦１）であることを特徴とする。

請求項６に記載の発明は、請求項５に記載の化合物半導体積層体において、前記活性層は、厚さが０．５μｍ以上１．５μｍ以下であり、かつ、シートキャリア濃度が１．９×１０^１６／ｃｍ^３以上１．４×１０^１７／ｃｍ^３以下であり、電子移動度が１６０００ｃｍ^２／Ｖ・ｓ以上であることを特徴とする。

請求項７に記載の発明は、電子デバイスにおいて、請求項１乃至６のいずれかに記載の化合物半導体積層体と、前記活性層と電気的に結合したオーミック電極とを備えたことを特徴とする。

請求項８に記載の発明は、磁気センサにおいて、請求項１乃至６のいずれかに記載の化合物半導体積層体と、前記活性層と電気的に結合したオーミック電極とを備えたことを特徴とする。

請求項９に記載の発明は、ホール素子において、請求項１乃至６のいずれかに記載の化合物半導体積層体と、前記活性層と電気的に結合したオーミック電極とを備えたことを特徴とする。

本発明によれば、ＩｎＡｓ層等の活性層を直接ＧａＡｓ等の基板に成膜した構成であることによりＩｎＡｓ層が厚くても信頼性が高く、かつバルク単結晶に対して電子移動度の低下が小さい化合物半導体積層体を提供することができる。また、この化合物半導体積層体上に、ホール素子等の電子デバイスを形成することにより、高い信頼性が要求される車載用途で、高感度な磁気センサ等の電子デバイスを提供することができる。

特許文献２、３では、電子移動度を改善するためにＧａＡｓの上にバッファ層を形成することが必須であるとされている。しかしながら、詳細な研究の結果、バッファ層を持たない、特許文献１で開示されているようなＧａＡｓ基板上に直接ＩｎＡｓ層を形成した構造において、飛躍的に電子移動度の改善が行なえることが分かった。

本発明に係る化合物半導体積層体は、ＧａＡｓ基板上にＩｎＡｓ層を０．３μｍ以上と厚く形成し、そのＩｎＡｓ層上にＩｎＡｓ層と基板に平行方向の格子定数が等しく、基板に垂直方向の格子定数差が３％以内の化合物半導体保護層を形成することを特徴とする。

すなわち、ＧａＡｓ、ＩｎＰ、Ｓｉのバルク単結晶板、またはそれらの薄膜基板上に、直にＩｎ_ｘＧａ_１−ｘＡｓ_ｙＳｂ_１−ｙ（０≦ｘ≦０．５、０≦ｙ≦１）を活性層として、０．３μｍ以上３μｍ以下の厚さで形成する。この活性層には、導電性の小さな半導体層を保護層として直に形成する。尚、活性層と保護層は、界面に平行方向の格子定数が等しく、かつ、界面に垂直方向の格子定数の差が３％以下とする。

本発明では、ＩｎＡｓ層等の活性層をＧａＡｓ基板等の上で直接成長させているにもかかわらず、特許文献２、３で開示されているバッファ層を用いた場合と同等以上の電子移動度が得られるが、そのメカニズムは以下のように考えられる。

ＧａＡｓ基板の上に０．３μｍ以上のＩｎＡｓ層を形成し、さらにその上、ＧａＡｓ保護層を形成した場合、ＧａＡｓ基板とＩｎＡｓ層及びＩｎＡｓとＧａＡｓ保護層の２つの界面に、格子定数及び熱膨張係数差等に起因する欠陥や歪みが発生する。元来、このような界面で発生する歪みや欠陥が電子移動度を低下させると考えられていた。そのため、ＧａＡｓ基板とＩｎＡｓ層の界面では歪みや欠陥が多数発生し、電子移動度が低下すると考えられる。この電子移動度の低下を改善するためには、ＧａＡｓ基板とＩｎＡｓ層との間に特許文献２、３にあるようなバッファ層を介在させることによって歪みや欠陥を抑制することが必要であると考えられていた。

しかしながら、詳細に検証した結果、ＩｎＡｓが０．３μｍ以上と厚い場合、電子移動度はＧａＡｓ基板とＩｎＡｓ層の界面よりもＩｎＡｓ層とＧａＡｓ保護層の界面の歪みや欠陥の状態の方が支配的になることが分かった。すなわち、このＩｎＡｓ膜とＧａＡｓ保護層の界面の歪みや欠陥が少なければ、電子移動度の低下は小さくなる。このＩｎＡｓ膜とＧａＡｓ保護層の界面の歪みや欠陥は、ＧａＡｓ保護層の代わりにＩｎＡｓ層と格子定数の近いＧａＡｓＳｂ層を形成することにより、その歪みと欠陥を大幅に抑制することが可能である。その結果、バッファ層を用いた場合と比べて同等以上の電子移動度が得られたものと考えられる。

また、ＧａＡｓ基板とＩｎＡｓ層との界面の電子移動度への影響は、ＩｎＡｓ層が薄いと強くなり、ＩｎＡｓ層が厚くなると弱くなった。このことから、ＩｎＡｓ層を厚くすることによりＧａＡｓ基板とＩｎＡｓ層の界面の影響が小さくなる理由としては、ＧａＡｓ基板とＩｎＡｓ膜の界面で発生した欠陥などが厚い膜に埋もれたことによると考えられる。

本発明のＩｎＡｓ層等の活性層の厚さは、通常０．３μｍ以上３μｍ以下であり、好ましくは０．４μｍ以上２μｍ以下であり、さらに好ましくは０．５μｍ以上１．５μｍ以下である。活性層の材料は、通常、Ｉｎ_ｘＧａ_１−ｘＡｓにおいて好ましくは０≦ｘ≦０．５であり、さらに好ましくは０≦ｘ≦０．２である。また、活性層の他の材料としては、ＩｎＡｓ_ｙＳｂ_１−ｙにおいて好ましくは０≦ｙ≦１であり、さらに好ましくは０≦ｙ≦０．５である。また、特に好ましい活性層の材料はＩｎＡｓである。

基板材料は、通常、ＧａＡｓ、ＩｎＰ、Ｓｉのバルク単結晶基板またはそれらの薄膜基板であり、特にＧａＡｓが好ましい。

半導体保護層は、表面に平行方向の格子定数が活性層と等しいことが必要である。また、保護層と活性層の表面に垂直方向の格子定数差は、通常３％以内であり、好ましくは１．２％以内であり、さらに好ましくは０．６％以内である。保護層の材料としては、ＧａＡｓ_ｚＳｂ_１−ｚにおいて０．８≦ｚ≦１が好ましい。保護層の厚さは、表面に平行方向の格子定数が活性層と等しい範囲内であればよい。尚、表面に平行方向の格子定数が活性層と等しいとは、半導体保護層が臨界膜厚以下ということになる。

これは必須ではないが、上記保護層の上に、さらにＧａＡｓ等の保護層を最上層として形成してもよい。この効果は、特許文献１に開示されているが、素子化におけるプラズマＣＶＤ成膜時等に発生するプロセス時の特性劣化を防ぐためである。

これも必須ではないが、活性層にＮ型ドーパントをドーピングすることによって電子移動度をさらに改善することができる。ドーピング元素としては、通常、Ｓｉ、Ｓ、Ｓｎ又はＧｅが好ましく、特にＳｉが好ましいが、特にこれらのドーパントのみに制限されるものではない。ドープ量は、室温でのシートキャリア濃度が１×１０^１６〜２×１０^１７／ｃｍ^３の範囲が通常であり、好ましくは１．２×１０^１６〜１．５×１０^１７／ｃｍ^３であり、さらに好ましくは、１．５×１０^１６〜６×１０^１６／ｃｍ^３である。

特許文献１で開示されているＧａＡｓ基板上のＩｎＡｓ層や通常報告されているＧａＡｓ基板上のＩｎＡｓ層では、電子濃度の増加により電子移動度は一度上昇した後降下する。しかし、本発明のＩｎＡｓ層では、電子濃度の増加により電子移動度は単調に低下し、従来報告されているＩｎＡｓ層の特性と大きく異なった挙動を示す。さらに、室温でのシートキャリア濃度が１×１０^１６〜２×１０^１７／ｃｍ^３の範囲で、かつＩｎＡｓ層の膜厚が同じ場合は、いずれの電子濃度においても特許文献１で開示されている通常のＩｎＡｓ層より電子移動度は大幅に大きくなる。

以下、図面を参照して本発明の実施形態について説明する。

図１に、本発明の一実施形態に係る半導体積層体の断面構造模式図を示す。基板１の上に活性層２が積層され、その活性層の上に保護層３がさらに積層されている。

以下に、本発明の具体例について詳細に説明する。

（実施例１）
直径４インチの（１００）ＧａＡｓ基板上に分子線エピタキシー（ＭＢＥ）法により、活性層としてＩｎＡｓ層、そのＩｎＡｓ層上に保護層としてＧａＡｓＳｂ層、さらにそのＧａＡｓＳｂ層上に最上層として厚さ７ｎｍのＧａＡｓ層を順次形成した。ＩｎＡｓ層、ＧａＡｓＳｂ層は、下表に示すように複数の厚さを設定した。

作製した化合物半導体積層体の電子移動度、キャリア濃度を４端子によるファンデルポー法によりそれぞれ測定した。また、ＧａＡｓ基板のピークを内部標準として、Ｘ線解析法により、基板に垂直方向及び平行方向の格子定数をＩｎＡｓ層、ＧａＡｓＳｂ層各々に関して求めた。表１に、それらの測定結果を示す。

ここで比較例１として以下のような化合物半導体積層体を作製した。直径４インチの（１００）ＧａＡｓ基板上にＭＢＥ法により、活性層としてＩｎＡｓ層、そのＩｎＡｓ層上に最上層としてＧａＡｓ層を順次形成した。また、ＧａＡｓ層厚を０とした最上層を設けないものも作製した。

作製した積層体の電子移動度、キャリア濃度を４端子によるファンデルポー法によりそれぞれ測定した。また、ＧａＡｓ基板のピークを内部標準として、Ｘ線解析法により、基板に垂直方向及び平行方向の格子定数をＩｎＡｓ層、ＧａＡｓ層各々に関して求めた。これらの測定結果を表２に示す。

実施例１（表１）と比較例１（表２）とをＩｎＡｓ層が同じ膜厚のもので比較すると、実施例１の電子移動度が比較例１の電子移動度の２倍以上であることが分かる。

（実施例２）
直径４インチの（１００）ＧａＡｓ基板上にＭＢＥ法により、活性層としてＩｎＡｓ層、そのＩｎＡｓ層上に保護層としてＧａＡｓＳｂ層、さらにそのＧａＡｓＳｂ層上に最上層としてＧａＡｓ層を順次形成した。尚、ＩｎＡｓ層にＳｉドープを行った。実施例１と実施例２との違いは、このＩｎＡｓ層にＳｉドープを行った点にある。

作製した化合物半導体積層体の電子移動度、キャリア濃度を４端子によるファンデルポー法によりそれぞれ測定した。また、ＧａＡｓ基板のピークを内部標準として、Ｘ線解析法により、基板に垂直方向及び平行方向の格子定数をＩｎＡｓ層、ＧａＡｓＳｂ層各々に関して求めた。これらの測定結果を表３に示す。

実施例１（表１）の結果と併せて見ると、活性層の厚さが０．５μｍ以上１．５μｍ以下であり、かつ化合物半導体積層体のキャリア濃度が１．９×１０^１６／ｃｍ^３以上１．４×１０^１７以下において、電子移動度が１６０００ｃｍ^２／Ｖｓ以上である。その中でも特にキャリア濃度が１．９×１０^１６／ｃｍ^３以上５．５×１０^１６／ｃｍ^３以下の場合では、電子移動度は１９０００ｃｍ^２／Ｖｓ以上となる。このように本発明に係る化合物半導体積層体は、従来の化合物半導体積層体を代表する比較例１と比べて電子移動度が著しく改善されている。

次に、比較例２として以下のようにＩｎＡｓ層にＳｉドープを行った化合物半導体積層体を作製した。直径４インチの（１００）ＧａＡｓ基板上にＭＢＥ法により、活性層としてＩｎＡｓ層、そのＩｎＡｓ層上に最上層としてＧａＡｓ層を順次形成した。尚、ＩｎＡｓ層にＳｉドープを行った。

作製した化合物半導体積層体の電子移動度、キャリア濃度を４端子によるファンデルポー法によりそれぞれ測定した。また、ＧａＡｓ基板のピークを内部標準として、Ｘ線解析法により、基板に垂直方向及び平行方向の格子定数をＩｎＡｓ層、ＧａＡｓＳｂ層各々に関して求めた。これらの測定結果を表４に示す。

実施例２（表３）と比較例２（表４）とをＩｎＡｓ層が同じ膜厚のもので比較すると、電子移動度は、キャリア濃度が１４×１０^１６のＮｏ．１２で約３０％、５．５×１０^１６のＮｏ．９では約６０％比較例２に対して改善されている。

（実施例３）
図２に、実施例１、２で作製した積層体の最上層を省いた化合物半導体積層体を用いて作製したホール素子の断面構造模式図を示す。すなわち、直径４インチの（１００）ＧａＡｓ基板１上にＭＢＥ法により、活性層２としてＩｎＡｓ層、そのＩｎＡｓ層上に保護層３としてＧａＡｓＳｂ層を順次形成した。ＧａＡｓＳｂ層の一部をＩｎＡｓ層が露出するまで除去し、ＧａＡｓＳｂ層の除去された位置に真空蒸着法によりＴｉ層を１００ｎｍ、Ａｕ層を９００ｎｍと連続蒸着してオーミック電極４を形成した。さらに、プラズマＣＶＤ法により厚さ３００ｎｍのＳｉＮからなるパッシベーション膜５をＧａＡｓＳｂ層３上に形成した。尚、ここではオーミック電極４として一例を示したが、本発明に係るホール素子一般においては、オーミック電極４はＡｕ／Ｐｔ／Ｔｉ等の公知の多層電極でも良いし、単層の金属でもよい。

表５に実施例３のホール素子特性を示す。従来のＩｎＡｓホール素子は、入力抵抗（Ｒｉｎ）＝３００±６０Ωで、３Ｖ、５０ｍＴにおいて感度（Ｖｈ）が５５±１１ｍＶ程度であった。これに対し、本発明に係るホール素子は、同じ条件の下で測定を行った結果、５５ｍＶに対して４０％〜１００％の大幅な感度改善、すなわち最大で感度が２倍に改善されている。

比較例３として、比較例２として作製した化合物半導体積層体を用いて、実施例３と同様にホール素子を作製した。すなわち、直径４インチの（１００）ＧａＡｓ基板上にＭＢＥ法により、活性層としてＩｎＡｓ層、そのＩｎＡｓ層上に最上層としてＧａＡｓ層を順次形成した。ＧａＡｓ層の一部をＩｎＡｓ層が露出するまで除去し、ＧａＡｓ層の除去された位置に、真空蒸着法によりＴｉ層を１００ｎｍ、Ａｕ層を９００ｎｍと連続蒸着してオーミック電極を形成した。さらに、プラズマＣＶＤ法により厚さ３００ｎｍのＳｉＮからなるパッシベーション膜をＧａＡｓ層上に形成した。

この比較例３のホール素子特性を表６に示す。感度は従来のものと同程度で、本発明に係るホール素子と比べ、著しく小さい。

以上説明したように、本発明により、ＧａＡｓ等の基板に直接ＩｎＡｓ等を形成した構造において、従来のＧａＡｓ等の基板に直接ＩｎＡｓ等を形成したものよりも大幅に電子移動度が改善された化合物半導体積層体を提供することが可能になった。この化合物半導体積層体上にホール素子等の電子デバイスを形成することにより、車載用途にも耐えうる高信頼性、高感度の磁気センサ等の電子デバイスを提供することが可能になった。

本発明の一実施形態に係る半導体積層体の断面構造模式図である。 実施例１、２で作製した積層体の最上層を省いた化合物半導体積層体を用いて作製したホール素子の断面構造模式図である。

符号の説明

１ 基板
２ 活性層
３ 保護層
４ オーミック電極
５ パッシベーション膜

Claims (9)

1. ＧａＡｓ、ＩｎＰ、またはＳｉのいずれかからなるバルク単結晶又は薄膜層を有する基板と、
   前記基板上に形成されたＩｎ_ｘＧａ_１−ｘＡｓ_ｙＳｂ_１−ｙ（０≦ｘ≦０．５、０≦ｙ≦１）からなり、０．３μｍ以上３μｍ以下の厚さに形成された活性層と、
   前記活性層上に形成された化合物半導体層と
   を備え、
   前記活性層と前記化合物半導体層のそれらの界面に平行な方向の格子定数が等しく、かつ、前記活性層と前記化合物半導体層のそれらの界面に垂直な方向の格子定数の差が３％以下であることを特徴とする化合物半導体積層体。
2. 前記活性層がＩｎ_ｘＧａ_１−ｘＡｓ（０≦ｘ≦０．５）であることを特徴とする請求項１に記載の化合物半導体積層体。
3. 前記活性層がＩｎＡｓ_ｙＳｂ_１−ｙ（０≦ｙ≦１）であることを特徴とする請求項１に記載の化合物半導体積層体。
4. 前記活性層にＮ型ドーパントがドープされ、当該活性層の室温でのシートキャリア濃度が１×１０^１６／ｃｍ^３以上２×１０^１７／ｃｍ^３以下であることを特徴とする請求項１乃至３のいずれかに記載の化合物半導体積層体。
5. 前記活性層がＩｎＡｓであり、前記化合物半導体層がＧａＡｓ_ｚＳｂ_１−ｚ（０．８≦ｚ≦１）であることを特徴とする請求項１乃至４のいずれかに記載の化合物半導体積層体。
6. 前記活性層は、厚さが０．５μｍ以上１．５μｍ以下であり、かつ、シートキャリア濃度が１．９×１０^１６／ｃｍ^３以上１．４×１０^１７／ｃｍ^３以下であり、電子移動度が１６０００ｃｍ^２／Ｖ・ｓ以上であることを特徴とする請求項５に記載の化合物半導体積層体。
7. 請求項１乃至６のいずれかに記載の化合物半導体積層体と、
   前記活性層と電気的に結合したオーミック電極と
   を備えたことを特徴とする電子デバイス。
8. 請求項１乃至６のいずれかに記載の化合物半導体積層体と、
   前記活性層と電気的に結合したオーミック電極と
   を備えたことを特徴とする磁気センサ。
9. 請求項１乃至６のいずれかに記載の化合物半導体積層体と、
   前記活性層と電気的に結合したオーミック電極と
   を備えたことを特徴とするホール素子。

Images