JPH07283390A - オーミック電極 - Google Patents
オーミック電極Info
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- JPH07283390A JPH07283390A JP6066238A JP6623894A JPH07283390A JP H07283390 A JPH07283390 A JP H07283390A JP 6066238 A JP6066238 A JP 6066238A JP 6623894 A JP6623894 A JP 6623894A JP H07283390 A JPH07283390 A JP H07283390A
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Landscapes
- Electrodes Of Semiconductors (AREA)
- Hall/Mr Elements (AREA)
Abstract
(57)【要約】
【構成】 基板（３）、該基板（３）上に形成されたＩ
ｎＡｓとの格子定数の違いが±５％以内でありＳｂを含
む化合物半導体よりなる第一化合物半導体層（４ａ）、
該第一化合物半導体層の上に形成されたＩｎＡｓ層（４
ｂ）、及び該ＩｎＡｓ層の上に形成されたＩｎＡｓとの
格子定数の違いが±５％以内でありＳｂを含む化合物半
導体よりなる第二化合物半導体層（４ｃ）で構成される
半導体薄膜上に設けられる電極であって、前記第二化合
物半導体層（４ｃ）上に、Ｔｉ，Ｐｔ，Ｍｏ，Ｃｒ，Ｎ
ｂ，Ｐｄ，Ｔａ，Ｖ，Ｗよりなる間隙金属層（１）、及
び該間隙金属層の上にＡｕ層（２）を有することを特徴
とするオーミック電極。 【効果】 電極の過剰な拡散、ボーリング・アップや電
極のはがれ等が発生しない。
ｎＡｓとの格子定数の違いが±５％以内でありＳｂを含
む化合物半導体よりなる第一化合物半導体層（４ａ）、
該第一化合物半導体層の上に形成されたＩｎＡｓ層（４
ｂ）、及び該ＩｎＡｓ層の上に形成されたＩｎＡｓとの
格子定数の違いが±５％以内でありＳｂを含む化合物半
導体よりなる第二化合物半導体層（４ｃ）で構成される
半導体薄膜上に設けられる電極であって、前記第二化合
物半導体層（４ｃ）上に、Ｔｉ，Ｐｔ，Ｍｏ，Ｃｒ，Ｎ
ｂ，Ｐｄ，Ｔａ，Ｖ，Ｗよりなる間隙金属層（１）、及
び該間隙金属層の上にＡｕ層（２）を有することを特徴
とするオーミック電極。 【効果】 電極の過剰な拡散、ボーリング・アップや電
極のはがれ等が発生しない。
Description
【０００１】
【産業上の利用分野】本発明は、Ｓｂを含む化合物半導
体を用いたホ−ル素子やＦＥＴ等を形成する際に用いら
れるオーミック電極に関するものである。
体を用いたホ−ル素子やＦＥＴ等を形成する際に用いら
れるオーミック電極に関するものである。
【０００２】
【従来の技術】ＩｎＡｓはきわめて高い電子移動度を持
つ材料であり、高感度磁気センサー等への応用が期待さ
れているが、ＩｎＡｓに格子整合する半絶縁性基板が存
在しないため、高い電子移動度を実際のデバイスに応用
することは難しかった。その解決法の一つとして、Ｉｎ
Ａｓとの格子定数の違いが±５％以内の格子定数を持
ち、かつＩｎＡｓより大きいバンドギャップエネルギー
を持つＡｌx Ｇａ 1-x Ａｓy Ｓｂ1-y からなる高抵抗の
第一化合物半導体層を基板上に成長させ、該第一化合物
半導体層の上にＩｎＡｓ層を成長させ、さらに、該Ｉｎ
Ａｓ層の上に、ＩｎＡｓとの格子定数の違いが±５％以
内でありかつＩｎＡｓより大きいバンドギャップエネル
ギーを持つＡｌx Ｇａ1-x Ａｓy Ｓｂ1-y からなる高抵
抗の第二化合物半導体層を基板上に成長させると、高い
電子移動度を実現できることが確認されている。
つ材料であり、高感度磁気センサー等への応用が期待さ
れているが、ＩｎＡｓに格子整合する半絶縁性基板が存
在しないため、高い電子移動度を実際のデバイスに応用
することは難しかった。その解決法の一つとして、Ｉｎ
Ａｓとの格子定数の違いが±５％以内の格子定数を持
ち、かつＩｎＡｓより大きいバンドギャップエネルギー
を持つＡｌx Ｇａ 1-x Ａｓy Ｓｂ1-y からなる高抵抗の
第一化合物半導体層を基板上に成長させ、該第一化合物
半導体層の上にＩｎＡｓ層を成長させ、さらに、該Ｉｎ
Ａｓ層の上に、ＩｎＡｓとの格子定数の違いが±５％以
内でありかつＩｎＡｓより大きいバンドギャップエネル
ギーを持つＡｌx Ｇａ1-x Ａｓy Ｓｂ1-y からなる高抵
抗の第二化合物半導体層を基板上に成長させると、高い
電子移動度を実現できることが確認されている。
【０００３】しかしながら、このような薄膜構造に適し
た、信頼性のあるオーミック電極を再現性良く得ること
が難しいという問題があった。このような構造の薄膜に
オーミック電極を形成する方法には、該第二化合物半導
体層のみをエッチングすることによって露出させたＩｎ
Ａｓ層上に、電極金属を蒸着してオーミック接触を取る
ノンアロイ法と、該第二化合物半導体層上に蒸着した電
極金属成分をアニール処理によって該半導体薄膜中に拡
散させオーミック接触を取るアロイ法がある。
た、信頼性のあるオーミック電極を再現性良く得ること
が難しいという問題があった。このような構造の薄膜に
オーミック電極を形成する方法には、該第二化合物半導
体層のみをエッチングすることによって露出させたＩｎ
Ａｓ層上に、電極金属を蒸着してオーミック接触を取る
ノンアロイ法と、該第二化合物半導体層上に蒸着した電
極金属成分をアニール処理によって該半導体薄膜中に拡
散させオーミック接触を取るアロイ法がある。
【０００４】このうちノンアロイ法では、該第二化合物
半導体層のみを再現性良くエッチングすることが難し
く、該第二化合物半導体層のエッチング残さが生じた
り、あるいは該ＩｎＡｓ層までもエッチングしてしまっ
たり、あるいは該ＩｎＡｓ層にダメージを与えたりし
て、該ＩｎＡｓ層の高い電子移動度を保ったまま再現性
良くオーミック電極を形成することは難しかった。一
方、アロイ法を用いた場合も、従来から知られている融
点が３５６℃であるＡｕＧｅ（Ａｕ：Ｇｅ＝８８：１
２）を用いたＡｕＧｅ／Ｎｉ／Ａｕ等を電極金属として
用いると、アニールにより、電極金属成分が半導体薄膜
へ過剰に拡散したり、電極金属のボーリング・アップが
発生したり、さらには電極金属自体の半導体薄膜からの
はがれが発生したりして、信頼性のある電極を形成する
ことができなかった。
半導体層のみを再現性良くエッチングすることが難し
く、該第二化合物半導体層のエッチング残さが生じた
り、あるいは該ＩｎＡｓ層までもエッチングしてしまっ
たり、あるいは該ＩｎＡｓ層にダメージを与えたりし
て、該ＩｎＡｓ層の高い電子移動度を保ったまま再現性
良くオーミック電極を形成することは難しかった。一
方、アロイ法を用いた場合も、従来から知られている融
点が３５６℃であるＡｕＧｅ（Ａｕ：Ｇｅ＝８８：１
２）を用いたＡｕＧｅ／Ｎｉ／Ａｕ等を電極金属として
用いると、アニールにより、電極金属成分が半導体薄膜
へ過剰に拡散したり、電極金属のボーリング・アップが
発生したり、さらには電極金属自体の半導体薄膜からの
はがれが発生したりして、信頼性のある電極を形成する
ことができなかった。
【０００５】このように、従来の電極材料や方法で該Ｉ
ｎＡｓ層の高い電子移動度を保ったまま信頼性のあるオ
ーミック電極を再現性良く形成することは難しかった。
ｎＡｓ層の高い電子移動度を保ったまま信頼性のあるオ
ーミック電極を再現性良く形成することは難しかった。
【０００６】
【発明が解決しようとする課題】本発明は、Ｓｂを含む
化合物半導体を用いたホール素子やＦＥＴ等を形成する
際に、条件設定の困難なエッチングを使用せず、また、
アニールによる電極金属の半導体薄膜への過剰な拡散、
ボーリング・アップ、半導体薄膜からのはがれ等を発生
させず、該ＩｎＡｓ層の高い電子移動度を素子特性に十
分反映させることのできる信頼性のあるオーミック電極
を再現性良く形成することを目的とする。
化合物半導体を用いたホール素子やＦＥＴ等を形成する
際に、条件設定の困難なエッチングを使用せず、また、
アニールによる電極金属の半導体薄膜への過剰な拡散、
ボーリング・アップ、半導体薄膜からのはがれ等を発生
させず、該ＩｎＡｓ層の高い電子移動度を素子特性に十
分反映させることのできる信頼性のあるオーミック電極
を再現性良く形成することを目的とする。
【０００７】
【課題を解決するための手段】本発明者は、上記の問題
を解決するため、アロイ法によるオーミック電極の形成
に適した電極金属の探索に取り組んだ。その結果、該第
二化合物半導体層上に、特定金属層および該層の上にＡ
ｕ層を形成した電極構造をとることによって、アニール
処理を行っても、電極金属の半導体薄膜への過剰な拡
散、ボーリング・アップ、半導体薄膜からのはがれ等が
発生せず、信頼性のあるオーミック電極を再現性良く形
成できることを見いだし、本発明を完成した。
を解決するため、アロイ法によるオーミック電極の形成
に適した電極金属の探索に取り組んだ。その結果、該第
二化合物半導体層上に、特定金属層および該層の上にＡ
ｕ層を形成した電極構造をとることによって、アニール
処理を行っても、電極金属の半導体薄膜への過剰な拡
散、ボーリング・アップ、半導体薄膜からのはがれ等が
発生せず、信頼性のあるオーミック電極を再現性良く形
成できることを見いだし、本発明を完成した。
【０００８】即ち本発明は、基板（３）、該基板（３）
上に形成されたＩｎＡｓとの格子定数の違いが±５％以
内でありＳｂを含む化合物半導体よりなる第一化合物半
導体層（４ａ）、該第一化合物半導体層の上に形成され
たＩｎＡｓ層（４ｂ）、及び該ＩｎＡｓ層の上に形成さ
れたＩｎＡｓとの格子定数の違いが±５％以内でありＳ
ｂを含む化合物半導体よりなる第二化合物半導体層（４
ｃ）で構成される半導体薄膜上に設けられる電極であっ
て、前記第二化合物半導体層（４ｃ）上に、Ｔｉ，Ｐ
ｔ，Ｍｏ，Ｃｒ，Ｎｂ，Ｐｄ，Ｔａ，Ｖ，Ｗよりなる間
隙金属層（１）、及び該間隙金属層の上にＡｕ層（２）
を有することを特徴とするオーミック電極である。
上に形成されたＩｎＡｓとの格子定数の違いが±５％以
内でありＳｂを含む化合物半導体よりなる第一化合物半
導体層（４ａ）、該第一化合物半導体層の上に形成され
たＩｎＡｓ層（４ｂ）、及び該ＩｎＡｓ層の上に形成さ
れたＩｎＡｓとの格子定数の違いが±５％以内でありＳ
ｂを含む化合物半導体よりなる第二化合物半導体層（４
ｃ）で構成される半導体薄膜上に設けられる電極であっ
て、前記第二化合物半導体層（４ｃ）上に、Ｔｉ，Ｐ
ｔ，Ｍｏ，Ｃｒ，Ｎｂ，Ｐｄ，Ｔａ，Ｖ，Ｗよりなる間
隙金属層（１）、及び該間隙金属層の上にＡｕ層（２）
を有することを特徴とするオーミック電極である。
【０００９】以下、本発明を更に詳細に説明する。図１
は、本発明による半導体薄膜上に形成されたオーミック
電極の一例を示しており、断面を模式的に示したもので
ある。図１に於いて、１は間隙金属層、２はＡｕ層を示
している。３は半導体薄膜を成長させた基板、４は半導
体薄膜、４ａは第一化合物半導体層、４ｂはＩｎＡｓ
層、４ｃは第二化合物半導体層を示している。５は半導
体の表面を保護するために必要に応じて形成された絶縁
物からなるパッシベーション層を示す。
は、本発明による半導体薄膜上に形成されたオーミック
電極の一例を示しており、断面を模式的に示したもので
ある。図１に於いて、１は間隙金属層、２はＡｕ層を示
している。３は半導体薄膜を成長させた基板、４は半導
体薄膜、４ａは第一化合物半導体層、４ｂはＩｎＡｓ
層、４ｃは第二化合物半導体層を示している。５は半導
体の表面を保護するために必要に応じて形成された絶縁
物からなるパッシベーション層を示す。
【００１０】本発明でいう半導体薄膜は、第一化合物半
導体層、ＩｎＡｓ層、第二化合物半導体層が順に積層さ
れることによって形成されている。前記第一化合物半導
体層、および第二化合物半導体層は、二層の間に積層さ
れたＩｎＡｓとの格子定数の違いが±５％以内、好まし
くは±２％以内であり、Ｓｂを含む化合物半導体でなく
てはならない。好ましい材料としては、ＧａＳｂ，Ａｌ
Ｓｂ，ＡｌX1Ｇａ1-X1Ｓｂ，（０≦ｘ１≦１）、ＧａＡ
ｓy1Ｓｂ1-y1（０≦ｙ１≦０．７６８），ＡｌＡｓy2Ｓ
ｂ1-y2（０≦ｙ２≦０．７９３），Ａｌx2Ｇａ1-x2Ａｓ
y3Ｓｂ1-y3〔０≦ｘ２≦１，０≦ｙ３≦（０．７６８＋
０．０２５×ｘ２）〕が好ましい材料である。特に好ま
しい材料は、ＧａＳｂ，ＡｌＳｂ，ＡｌX1Ｇａ1-X1Ｓ
ｂ，（０≦ｘ１≦１）、ＧａＡｓy1Ｓｂ1-y1（０≦ｙ１
≦０．３５９）、ＡｌＡｓy2Ｓｂ1-y2（０≦ｙ２≦０．
４１５）、Ａｌx2Ｇａ1-x2Ａｓy3Ｓｂ1-y3〔０≦ｘ２≦
１，０≦ｙ３≦（０．３５９＋０．０５６×ｘ２）〕で
ある。
導体層、ＩｎＡｓ層、第二化合物半導体層が順に積層さ
れることによって形成されている。前記第一化合物半導
体層、および第二化合物半導体層は、二層の間に積層さ
れたＩｎＡｓとの格子定数の違いが±５％以内、好まし
くは±２％以内であり、Ｓｂを含む化合物半導体でなく
てはならない。好ましい材料としては、ＧａＳｂ，Ａｌ
Ｓｂ，ＡｌX1Ｇａ1-X1Ｓｂ，（０≦ｘ１≦１）、ＧａＡ
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０．０２５×ｘ２）〕が好ましい材料である。特に好ま
しい材料は、ＧａＳｂ，ＡｌＳｂ，ＡｌX1Ｇａ1-X1Ｓ
ｂ，（０≦ｘ１≦１）、ＧａＡｓy1Ｓｂ1-y1（０≦ｙ１
≦０．３５９）、ＡｌＡｓy2Ｓｂ1-y2（０≦ｙ２≦０．
４１５）、Ａｌx2Ｇａ1-x2Ａｓy3Ｓｂ1-y3〔０≦ｘ２≦
１，０≦ｙ３≦（０．３５９＋０．０５６×ｘ２）〕で
ある。
【００１１】また、第一及び第二化合物半導体層は、こ
れらの化合物半導体の数種類からなる多層を形成してい
てもよい。また、第一及び第二化合物半導体層は、同じ
材料であっても、相異なる材料であっても良い。さら
に、第二化合物半導体層と間隙金属層との間には、電極
を形成するのに支障とならない程度の薄い層があっても
良い。
れらの化合物半導体の数種類からなる多層を形成してい
てもよい。また、第一及び第二化合物半導体層は、同じ
材料であっても、相異なる材料であっても良い。さら
に、第二化合物半導体層と間隙金属層との間には、電極
を形成するのに支障とならない程度の薄い層があっても
良い。
【００１２】第一化合物半導体層の厚みｄ４ａ、０．１
μｍ≦ｄ４ａ≦１０μｍであり、好ましくは０．２μｍ
≦ｄ４ａ≦５μｍの範囲である。第二化合物半導体層の
厚みｄ４ｃは、通常第一化合物半導体層の厚みに準ずる
が、好ましい範囲としては、１μｍ以下、より好ましく
は、０．５μｍ以下、さらに好ましくは５ｎｍ以上０．
１μｍ以下である。
μｍ≦ｄ４ａ≦１０μｍであり、好ましくは０．２μｍ
≦ｄ４ａ≦５μｍの範囲である。第二化合物半導体層の
厚みｄ４ｃは、通常第一化合物半導体層の厚みに準ずる
が、好ましい範囲としては、１μｍ以下、より好ましく
は、０．５μｍ以下、さらに好ましくは５ｎｍ以上０．
１μｍ以下である。
【００１３】本発明のＩｎＡｓ層の厚みｄ４ｂは、１．
４μｍ以下であり、好ましくは０．５μｍ以下、より好
ましくは５ｎｍ以上０．１μｍ以下である。また、本発
明に用いられる基板は、一般に単結晶を成長できるもの
であれば何でもよいが、ＧａＡｓ、ＩｎＰの単結晶の半
絶縁基板、Ｓｉ単結晶基板等は、好ましい例である。
４μｍ以下であり、好ましくは０．５μｍ以下、より好
ましくは５ｎｍ以上０．１μｍ以下である。また、本発
明に用いられる基板は、一般に単結晶を成長できるもの
であれば何でもよいが、ＧａＡｓ、ＩｎＰの単結晶の半
絶縁基板、Ｓｉ単結晶基板等は、好ましい例である。
【００１４】上記の半導体薄膜を形成する工程は、一般
に薄膜の単結晶を成長させることができる工程であれば
何でもよく、例として分子線エピタキシー（ＭＢＥ）法
や、ＭＯＭＢＥ法、ＭＯＶＰＥ法、ＡＬＥ法等は特に好
ましい方法である。本発明においては、上記半導体薄膜
にさらに間隙金属層、及びＡｕ層を積層する。
に薄膜の単結晶を成長させることができる工程であれば
何でもよく、例として分子線エピタキシー（ＭＢＥ）法
や、ＭＯＭＢＥ法、ＭＯＶＰＥ法、ＡＬＥ法等は特に好
ましい方法である。本発明においては、上記半導体薄膜
にさらに間隙金属層、及びＡｕ層を積層する。
【００１５】第一金属層１は、Ｔｉ，Ｐｔ，Ｍｏ，Ｃ
ｒ，Ｎｂ，Ｐｄ，Ｔａ，Ｖ，Ｗのうちのいずれか一種又
は二種以上を選択する。表１に、これらの金属の融点お
よび線膨張率を示した。前記の金属種であると、Ａｕの
融点（１０６３℃）より高い融点をもつと同時に、基板
を構成する半導体の線膨張率に近い線膨張率を有するの
で、電極金属と半導体薄膜反応の過剰な反応によるボー
リング・アップ、電極金属の半導体薄膜への過剰な拡散
がそれぞれ抑制され、アニール後の電極金属の半導体薄
膜からのはがれも生じない。また、上記の金属種のう
ち、特に好ましいのは、Ｔｉ，Ｐｔ，Ｃｒ，Ｐｄであ
る。
ｒ，Ｎｂ，Ｐｄ，Ｔａ，Ｖ，Ｗのうちのいずれか一種又
は二種以上を選択する。表１に、これらの金属の融点お
よび線膨張率を示した。前記の金属種であると、Ａｕの
融点（１０６３℃）より高い融点をもつと同時に、基板
を構成する半導体の線膨張率に近い線膨張率を有するの
で、電極金属と半導体薄膜反応の過剰な反応によるボー
リング・アップ、電極金属の半導体薄膜への過剰な拡散
がそれぞれ抑制され、アニール後の電極金属の半導体薄
膜からのはがれも生じない。また、上記の金属種のう
ち、特に好ましいのは、Ｔｉ，Ｐｔ，Ｃｒ，Ｐｄであ
る。
【００１６】
【表１】
【００１７】
【表２】
【００１８】また、間隙金属層１の材料はこれらの金属
を二つ以上成分として用いた合金でもよい。また、これ
らの金属、合金の数種類からなる多層を形成してもよ
い。間隙金属層１の膜厚ｄ１は、１ｎｍ≦ｄ１≦１０μ
ｍであると良く、好ましくは５ｎｍ≦ｄ１≦５μｍ、よ
り好ましくは１０ｎｍ≦ｄ１≦１μｍである。本発明に
於けるＡｕ層２の膜厚ｄ２は１ｎｍ≦ｄ２≦１０μｍで
あり、好ましくは５ｎｍ≦ｄ２≦５μｍ、より好ましく
は１０ｎｍ≦ｄ２≦１μｍである。
を二つ以上成分として用いた合金でもよい。また、これ
らの金属、合金の数種類からなる多層を形成してもよ
い。間隙金属層１の膜厚ｄ１は、１ｎｍ≦ｄ１≦１０μ
ｍであると良く、好ましくは５ｎｍ≦ｄ１≦５μｍ、よ
り好ましくは１０ｎｍ≦ｄ１≦１μｍである。本発明に
於けるＡｕ層２の膜厚ｄ２は１ｎｍ≦ｄ２≦１０μｍで
あり、好ましくは５ｎｍ≦ｄ２≦５μｍ、より好ましく
は１０ｎｍ≦ｄ２≦１μｍである。
【００１９】上記の半導体薄膜上に、間隙金属層１を形
成する工程、Ａｕ層２を形成する工程は、一般に薄膜を
形成できる工程なら何でもよいが、電子線あるいは抵抗
加熱による真空蒸着法、スパッタ法などが好ましい方法
として挙げられる。更に、電極を所望の形状に加工する
が、その工程は、電極金属を基板全面に蒸着後レジスト
を塗布し、フォトリソグラフィ法等によりレジストを電
極パターンに形成した後、イオンミリング法等によるエ
ッチング等により所望の形状に加工する方法や、リフト
オフ法等が用いられる。また、リフトオフ法としては、
ＳｉＮ，ＳｉＯ2 等のパッシベーション層をプラズマＣ
ＶＤ法等により基板全面に形成した後、レジストを塗布
しレジストを電極パターンに形成して、ＲＩＥ法等によ
り窓開けを行った後、電極金属を蒸着してリフトオフを
行う、スペーサーリフトオフ法も良く用いられる。前記
のいずれの方法においても本発明の効果は十分に発揮さ
れる。
成する工程、Ａｕ層２を形成する工程は、一般に薄膜を
形成できる工程なら何でもよいが、電子線あるいは抵抗
加熱による真空蒸着法、スパッタ法などが好ましい方法
として挙げられる。更に、電極を所望の形状に加工する
が、その工程は、電極金属を基板全面に蒸着後レジスト
を塗布し、フォトリソグラフィ法等によりレジストを電
極パターンに形成した後、イオンミリング法等によるエ
ッチング等により所望の形状に加工する方法や、リフト
オフ法等が用いられる。また、リフトオフ法としては、
ＳｉＮ，ＳｉＯ2 等のパッシベーション層をプラズマＣ
ＶＤ法等により基板全面に形成した後、レジストを塗布
しレジストを電極パターンに形成して、ＲＩＥ法等によ
り窓開けを行った後、電極金属を蒸着してリフトオフを
行う、スペーサーリフトオフ法も良く用いられる。前記
のいずれの方法においても本発明の効果は十分に発揮さ
れる。
【００２０】更に、電極金属を所望の膜厚に蒸着し所望
の形状に加工した後のアニールは、温度は２００℃から
１０００℃までのどの値でもよく、好ましくは３００℃
から５００℃であり、また、アニール時間は５秒から５
時間までどの値でもよく、好ましくは１０秒から１０分
である。また、アニールは、不活性ガス中で行い、窒
素、アルゴン、ヘリウム等の雰囲気下でのアニールは好
ましい。
の形状に加工した後のアニールは、温度は２００℃から
１０００℃までのどの値でもよく、好ましくは３００℃
から５００℃であり、また、アニール時間は５秒から５
時間までどの値でもよく、好ましくは１０秒から１０分
である。また、アニールは、不活性ガス中で行い、窒
素、アルゴン、ヘリウム等の雰囲気下でのアニールは好
ましい。
【００２１】尚、これらの金属の積層は、必ずしも全て
が第二化合物半導体層上にある必要はなく、エッチング
等により露出した他の層（基板でも良い）と接していて
も構わない。
が第二化合物半導体層上にある必要はなく、エッチング
等により露出した他の層（基板でも良い）と接していて
も構わない。
【００２２】
【実施例】以下に本発明を実施例により述べるが、本発
明はこれらの例のみに限定されるものではない。
明はこれらの例のみに限定されるものではない。
【００２３】
【実施例１】直径２インチのＧａＡｓ基板の表面にＭＢ
Ｅ法により、第一化合物半導体層として、ノンドープの
Ａｌ0.5 Ｇａ0.5 Ａｓ0.12Ｓｂ0.88を６００ｎｍ成長さ
せた。次にノンドープのＩｎＡｓを１５ｎｍ成長させ
た。次に第二化合物半導体層として、ノンドープのＡｌ
0.5 Ｇａ0.5 Ａｓ0.12Ｓｂ0.88を３５ｎｍ成長させた。
更にノンドープのＧａＡｓ0.08Ｓｂ0.92を１０ｎｍ成長
させ、半導体用薄膜を得た。この薄膜の電子移動度の値
は２０５００ｃｍ2 ／Ｖｓ、シート抵抗値は３７０Ω／
□、電子濃度は５．４７×１０17ｃｍ-3であった。
Ｅ法により、第一化合物半導体層として、ノンドープの
Ａｌ0.5 Ｇａ0.5 Ａｓ0.12Ｓｂ0.88を６００ｎｍ成長さ
せた。次にノンドープのＩｎＡｓを１５ｎｍ成長させ
た。次に第二化合物半導体層として、ノンドープのＡｌ
0.5 Ｇａ0.5 Ａｓ0.12Ｓｂ0.88を３５ｎｍ成長させた。
更にノンドープのＧａＡｓ0.08Ｓｂ0.92を１０ｎｍ成長
させ、半導体用薄膜を得た。この薄膜の電子移動度の値
は２０５００ｃｍ2 ／Ｖｓ、シート抵抗値は３７０Ω／
□、電子濃度は５．４７×１０17ｃｍ-3であった。
【００２４】次に、この薄膜を用いてホール素子を作製
した。まず、フォトリソグラフィー法を用いて、形成さ
れた半導体薄膜上に感磁部となる部分を形成するための
レジストパターンを形成した。引き続いて、イオンミリ
ング法により不要部分をエッチングした後、レジストを
除去した。次に、ウエハ全面にプラズマＣＶＤ法によ
り、０．４μｍのＳｉＮ膜を形成した。該ＳｉＮ膜上に
フォトリソグラフィー法により、電極となる部分が開口
部となっているレジストパターンを形成した。次に反応
性イオンエッチングを使って、電極の形成される部分の
ＳｉＮをエッチングし、ＧａＡｓＳｂ層を露出させた。
した。まず、フォトリソグラフィー法を用いて、形成さ
れた半導体薄膜上に感磁部となる部分を形成するための
レジストパターンを形成した。引き続いて、イオンミリ
ング法により不要部分をエッチングした後、レジストを
除去した。次に、ウエハ全面にプラズマＣＶＤ法によ
り、０．４μｍのＳｉＮ膜を形成した。該ＳｉＮ膜上に
フォトリソグラフィー法により、電極となる部分が開口
部となっているレジストパターンを形成した。次に反応
性イオンエッチングを使って、電極の形成される部分の
ＳｉＮをエッチングし、ＧａＡｓＳｂ層を露出させた。
【００２５】そして真空蒸着法により、Ｔｉ層を１００
ｎｍ、続いて、Ａｕ層を３００ｎｍ蒸着し、スペーサー
リフトオフ法により、ホール素子の電極パターンを形成
した。そして、アニール炉を用いて、窒素雰囲気中で３
００℃、１分のアニールを行い、電極を形成した。な
お、アニール後において、電極金属の半導体薄膜への過
剰な拡散、ボーリング・アップ、半導体薄膜からのはが
れ等は全く認められなかった。
ｎｍ、続いて、Ａｕ層を３００ｎｍ蒸着し、スペーサー
リフトオフ法により、ホール素子の電極パターンを形成
した。そして、アニール炉を用いて、窒素雰囲気中で３
００℃、１分のアニールを行い、電極を形成した。な
お、アニール後において、電極金属の半導体薄膜への過
剰な拡散、ボーリング・アップ、半導体薄膜からのはが
れ等は全く認められなかった。
【００２６】こうして、２インチのウエハ上に多数のホ
ール素子を製作した。次に、ダイシングソーにより個々
のホール素子に切断した。この製作したホール素子のチ
ップサイズは０．３６ｍｍ×０．３６ｍｍであった。こ
のホール素子チップを、ダイボンドし、ワイヤーボンド
し、ついで、トランスファーモールドを行い、エポキシ
樹脂によるモールドされたホール素子を製作した。
ール素子を製作した。次に、ダイシングソーにより個々
のホール素子に切断した。この製作したホール素子のチ
ップサイズは０．３６ｍｍ×０．３６ｍｍであった。こ
のホール素子チップを、ダイボンドし、ワイヤーボンド
し、ついで、トランスファーモールドを行い、エポキシ
樹脂によるモールドされたホール素子を製作した。
【００２７】こうして試作したホール素子の特性は、ホ
−ル出力電圧は、定格入力電圧６Ｖに於いて、５００Ｇ
の磁束密度を持つ磁界中で２８３ｍＶであり、入力抵抗
は７６８Ωであった。この値は、薄膜の電子移動度を十
分反映した値である。また、ホール素子を１２１℃、２
気圧、湿度１００％の中に３０時間放置したところ、電
極金属の半導体薄膜への過剰な拡散、半導体薄膜からの
はがれ等は全く認められず、その前後の特性の変化率は
ホール出力電圧、入力抵抗値はすべて０．５％以内であ
った。この様に本発明のオーミック電極の信頼性は極め
て高く、さらに、再現性良く良好な素子特性が得られる
ことがわかった。
−ル出力電圧は、定格入力電圧６Ｖに於いて、５００Ｇ
の磁束密度を持つ磁界中で２８３ｍＶであり、入力抵抗
は７６８Ωであった。この値は、薄膜の電子移動度を十
分反映した値である。また、ホール素子を１２１℃、２
気圧、湿度１００％の中に３０時間放置したところ、電
極金属の半導体薄膜への過剰な拡散、半導体薄膜からの
はがれ等は全く認められず、その前後の特性の変化率は
ホール出力電圧、入力抵抗値はすべて０．５％以内であ
った。この様に本発明のオーミック電極の信頼性は極め
て高く、さらに、再現性良く良好な素子特性が得られる
ことがわかった。
【００２８】
【比較例１】実施例１で作製した薄膜を用いてホール素
子の作製を試みた。実施例１と同様の方法で、電極とな
る部分が開口部となっているレジストパターンを形成し
た後、電極の形成される部分のＧａＡｓＳｂ層を露出さ
せた。そして真空蒸着法により、ＡｕＧｅ層を２５０ｎ
ｍ、Ｎｉ層を１００ｎｍ、続いて、Ａｕ層を３００ｎｍ
蒸着し、スペーサーリフトオフ法により、ホール素子の
電極パターンを形成した。そして、アニール炉を用い
て、窒素雰囲気中で３００℃、１分のアニールを行った
が、基板上の全ての素子において、電極金属の半導体薄
膜への過剰な拡散、ボーリング・アップが激しく発生し
たため、良好な電極を形成できなかった。
子の作製を試みた。実施例１と同様の方法で、電極とな
る部分が開口部となっているレジストパターンを形成し
た後、電極の形成される部分のＧａＡｓＳｂ層を露出さ
せた。そして真空蒸着法により、ＡｕＧｅ層を２５０ｎ
ｍ、Ｎｉ層を１００ｎｍ、続いて、Ａｕ層を３００ｎｍ
蒸着し、スペーサーリフトオフ法により、ホール素子の
電極パターンを形成した。そして、アニール炉を用い
て、窒素雰囲気中で３００℃、１分のアニールを行った
が、基板上の全ての素子において、電極金属の半導体薄
膜への過剰な拡散、ボーリング・アップが激しく発生し
たため、良好な電極を形成できなかった。
【００２９】
【実施例２】直径２インチのＧａＡｓ基板の表面にＭＢ
Ｅ法により、第一化合物半導体層として、ノンドープの
ＧａＡｓ0.08Ｓｂ0.92を６００ｎｍ成長させた。次にノ
ンドープのＩｎＡｓを１５ｎｍ成長させた。さらに第二
化合物半導体層として、ノンドープのＧａＡｓ0.08Ｓｂ
0.92を２０ｎｍ成長させることにより、半導体用薄膜を
得た。このＩｎＡｓ薄膜の電子移動度の値は２００００
ｃｍ2 ／Ｖｓ、シート抵抗値は１３０Ω／□、電子濃度
は１．６０×１０18ｃｍ-3であった。
Ｅ法により、第一化合物半導体層として、ノンドープの
ＧａＡｓ0.08Ｓｂ0.92を６００ｎｍ成長させた。次にノ
ンドープのＩｎＡｓを１５ｎｍ成長させた。さらに第二
化合物半導体層として、ノンドープのＧａＡｓ0.08Ｓｂ
0.92を２０ｎｍ成長させることにより、半導体用薄膜を
得た。このＩｎＡｓ薄膜の電子移動度の値は２００００
ｃｍ2 ／Ｖｓ、シート抵抗値は１３０Ω／□、電子濃度
は１．６０×１０18ｃｍ-3であった。
【００３０】この薄膜を用いてホール素子を作製した。
まず、フォトリソグラフィー法を用いて、ＧａＡｓ基板
上に形成された積層薄膜上に感磁部となる部分を形成す
るためのレジストパターンを形成した。引き続いて、イ
オンミリング法により不要部分をエッチングした後、レ
ジストを除去した。次に、ウエハ全面にプラズマＣＶＤ
法により、０．４μｍのＳｉＮ膜を形成した。該層上に
フォトリソグラフィー法により、電極となる部分が開口
部となっているレジストパターンを形成した。次に反応
性イオンエッチングを使って、電極の形成される部分の
ＳｉＮをエッチングし、ＧａＡｓＳｂ層を露出させた。
まず、フォトリソグラフィー法を用いて、ＧａＡｓ基板
上に形成された積層薄膜上に感磁部となる部分を形成す
るためのレジストパターンを形成した。引き続いて、イ
オンミリング法により不要部分をエッチングした後、レ
ジストを除去した。次に、ウエハ全面にプラズマＣＶＤ
法により、０．４μｍのＳｉＮ膜を形成した。該層上に
フォトリソグラフィー法により、電極となる部分が開口
部となっているレジストパターンを形成した。次に反応
性イオンエッチングを使って、電極の形成される部分の
ＳｉＮをエッチングし、ＧａＡｓＳｂ層を露出させた。
【００３１】そして真空蒸着法により、Ｔｉ層を１００
ｎｍ、Ａｕ層を３００ｎｍ連続蒸着し、スペーサーリフ
トオフ法により、ホール素子の電極パターンを得た。そ
して、アニール炉で、窒素雰囲気中で３００℃、１分の
アニールを行い、電極を形成した。なお、アニール後に
おいて、電極金属の半導体薄膜への過剰な拡散、ボーリ
ング・アップ、半導体薄膜からのはがれ等は全く認めら
れなかった。
ｎｍ、Ａｕ層を３００ｎｍ連続蒸着し、スペーサーリフ
トオフ法により、ホール素子の電極パターンを得た。そ
して、アニール炉で、窒素雰囲気中で３００℃、１分の
アニールを行い、電極を形成した。なお、アニール後に
おいて、電極金属の半導体薄膜への過剰な拡散、ボーリ
ング・アップ、半導体薄膜からのはがれ等は全く認めら
れなかった。
【００３２】こうして、２インチのウエハ上に多数のホ
ール素子を製作した。次に、ダイシングソーにより個々
のホール素子に切断した。この製作したホール素子のチ
ップサイズは０．３６ｍｍ×０．３６ｍｍであった。こ
のホール素子チップを、ダイボンドし、ワイヤーボンド
し、ついで、トランスファーモールドを行い、エポキシ
樹脂によるモールドされたホール素子を製作した。
ール素子を製作した。次に、ダイシングソーにより個々
のホール素子に切断した。この製作したホール素子のチ
ップサイズは０．３６ｍｍ×０．３６ｍｍであった。こ
のホール素子チップを、ダイボンドし、ワイヤーボンド
し、ついで、トランスファーモールドを行い、エポキシ
樹脂によるモールドされたホール素子を製作した。
【００３３】こうして試作したホール素子の特性は、ホ
−ル出力電圧は、定格入力電圧６Ｖに於いて、５００Ｇ
の磁束密度を持つ磁界中で２７５ｍＶであり、入力抵抗
は３０８Ωであった。この値は、薄膜の電子移動度を十
分反映した値である。また、ホール素子を１２１℃、２
気圧、湿度１００％の中に３０時間放置したところ、電
極金属の半導体薄膜への過剰な拡散、半導体薄膜からの
はがれ等は全く認められず、その前後の特性の変化率は
ホール出力電圧、入力抵抗値はすべて０．５％以内であ
った。この様に本発明のオーミック電極の信頼性は極め
て高く、さらに、再現性良く良好な素子特性が得られる
ことがわかった。
−ル出力電圧は、定格入力電圧６Ｖに於いて、５００Ｇ
の磁束密度を持つ磁界中で２７５ｍＶであり、入力抵抗
は３０８Ωであった。この値は、薄膜の電子移動度を十
分反映した値である。また、ホール素子を１２１℃、２
気圧、湿度１００％の中に３０時間放置したところ、電
極金属の半導体薄膜への過剰な拡散、半導体薄膜からの
はがれ等は全く認められず、その前後の特性の変化率は
ホール出力電圧、入力抵抗値はすべて０．５％以内であ
った。この様に本発明のオーミック電極の信頼性は極め
て高く、さらに、再現性良く良好な素子特性が得られる
ことがわかった。
【００３４】
【比較例２】実施例２で作製した薄膜を用いてホール素
子の作製を試みた。実施例２と同様の方法で、電極とな
る部分が開口部となっているレジストパターンを形成し
た後、電極の形成される部分のＧａＡｓＳｂ層を露出さ
せた。そして真空蒸着法により、ＡｕＧｅ層を２５０ｎ
ｍ、Ｎｉ層を１００ｎｍ、続いて、Ａｕ層を３００ｎｍ
蒸着し、スペーサーリフトオフ法により、ホール素子の
電極パターンを得た。そして、アニール炉で、窒素雰囲
気中で３００℃、１分のアニールを行ったが、基板上の
全ての素子において、電極金属の半導体薄膜への過剰な
拡散、ボーリング・アップが発生したため、良好な電極
を形成することはできなかった。
子の作製を試みた。実施例２と同様の方法で、電極とな
る部分が開口部となっているレジストパターンを形成し
た後、電極の形成される部分のＧａＡｓＳｂ層を露出さ
せた。そして真空蒸着法により、ＡｕＧｅ層を２５０ｎ
ｍ、Ｎｉ層を１００ｎｍ、続いて、Ａｕ層を３００ｎｍ
蒸着し、スペーサーリフトオフ法により、ホール素子の
電極パターンを得た。そして、アニール炉で、窒素雰囲
気中で３００℃、１分のアニールを行ったが、基板上の
全ての素子において、電極金属の半導体薄膜への過剰な
拡散、ボーリング・アップが発生したため、良好な電極
を形成することはできなかった。
【００３５】
【実施例３】直径２インチのＧａＡｓ基板の表面にＭＢ
Ｅ法により、第一化合物半導体層として、ノンドープの
Ａｌ0.5 Ｇａ0.5 Ａｓ0.12Ｓｂ0.88を６００ｎｍ成長さ
せた。次にノンドープのＩｎＡｓを１５ｎｍ成長させ
た。次に第二化合物半導体層としてノンドープのＡｌ
0.5 Ｇａ0.5 Ａｓ0.12Ｓｂ0.88を３５ｎｍ成長させ、続
いてノンドープのＧａＡｓ0.08Ｓｂ0.92を１０ｎｍ成長
させることにより、半導体用薄膜を得た。この薄膜の電
子移動度の値は２０５００ｃｍ2 ／Ｖｓ、シート抵抗値
は３７０Ω／□、電子濃度は５．４７×１０17ｃｍ-3で
あった。
Ｅ法により、第一化合物半導体層として、ノンドープの
Ａｌ0.5 Ｇａ0.5 Ａｓ0.12Ｓｂ0.88を６００ｎｍ成長さ
せた。次にノンドープのＩｎＡｓを１５ｎｍ成長させ
た。次に第二化合物半導体層としてノンドープのＡｌ
0.5 Ｇａ0.5 Ａｓ0.12Ｓｂ0.88を３５ｎｍ成長させ、続
いてノンドープのＧａＡｓ0.08Ｓｂ0.92を１０ｎｍ成長
させることにより、半導体用薄膜を得た。この薄膜の電
子移動度の値は２０５００ｃｍ2 ／Ｖｓ、シート抵抗値
は３７０Ω／□、電子濃度は５．４７×１０17ｃｍ-3で
あった。
【００３６】この薄膜を用いてホール素子を作製した。
まず、フォトリソグラフィー法を用いて、形成された半
導体薄膜上に感磁部となる部分を形成するためのレジス
トパターンを形成した。引き続いて、イオンミリング法
により不要部分をエッチングした後、レジストを除去し
た。次に、ウエハ全面にプラズマＣＶＤ法により、０．
４μｍのＳｉＮ膜を形成した。該ＳｉＮ膜上にフォトリ
ソグラフィー法により、電極となる部分が開口部となっ
ているレジストパターンを形成した。次に反応性イオン
エッチングを使って、電極の形成される部分のＳｉＮを
エッチングし、ＧａＡｓＳｂ層を露出させた。
まず、フォトリソグラフィー法を用いて、形成された半
導体薄膜上に感磁部となる部分を形成するためのレジス
トパターンを形成した。引き続いて、イオンミリング法
により不要部分をエッチングした後、レジストを除去し
た。次に、ウエハ全面にプラズマＣＶＤ法により、０．
４μｍのＳｉＮ膜を形成した。該ＳｉＮ膜上にフォトリ
ソグラフィー法により、電極となる部分が開口部となっ
ているレジストパターンを形成した。次に反応性イオン
エッチングを使って、電極の形成される部分のＳｉＮを
エッチングし、ＧａＡｓＳｂ層を露出させた。
【００３７】そして真空蒸着法により、Ｐｔ層を１００
ｎｍ、続いて、Ａｕ層を３００ｎｍ蒸着し、スペーサー
リフトオフ法により、ホール素子の電極パターンを形成
した。そして、アニール炉を用いて、窒素雰囲気中で３
００℃、１分のアニールを行い、電極を形成した。な
お、アニール後において、電極金属の半導体薄膜への過
剰な拡散、ボーリング・アップ、半導体薄膜からのはが
れ等は全く認められなかった。
ｎｍ、続いて、Ａｕ層を３００ｎｍ蒸着し、スペーサー
リフトオフ法により、ホール素子の電極パターンを形成
した。そして、アニール炉を用いて、窒素雰囲気中で３
００℃、１分のアニールを行い、電極を形成した。な
お、アニール後において、電極金属の半導体薄膜への過
剰な拡散、ボーリング・アップ、半導体薄膜からのはが
れ等は全く認められなかった。
【００３８】こうして、２インチのウエハ上に多数のホ
ール素子を製作した。次に、ダイシングソーにより個々
のホール素子に切断した。この製作したホール素子のチ
ップサイズは０．３６ｍｍ×０．３６ｍｍであった。こ
のホール素子チップを、ダイボンドし、ワイヤーボンド
し、ついで、トランスファーモールドを行い、エポキシ
樹脂によるモールドされたホール素子を製作した。
ール素子を製作した。次に、ダイシングソーにより個々
のホール素子に切断した。この製作したホール素子のチ
ップサイズは０．３６ｍｍ×０．３６ｍｍであった。こ
のホール素子チップを、ダイボンドし、ワイヤーボンド
し、ついで、トランスファーモールドを行い、エポキシ
樹脂によるモールドされたホール素子を製作した。
【００３９】こうして試作したホール素子の特性は、ホ
−ル出力電圧は、定格入力電圧６Ｖに於いて、５００Ｇ
の磁束密度を持つ磁界中で２７９ｍＶであり、入力抵抗
は７７６Ωであった。この値は、薄膜の電子移動度を十
分反映した値である。また、ホール素子を１２１℃、２
気圧、湿度１００％の中に３０時間放置したところ、電
極金属の半導体薄膜への過剰な拡散、半導体薄膜からの
はがれ等は全く認められず、その前後の特性の変化率は
ホール出力電圧、入力抵抗値はすべて０．５％以内であ
った。この様に本発明のオーミック電極の信頼性は極め
て高く、さらに、再現性良く良好な素子特性が得られる
ことがわかった。
−ル出力電圧は、定格入力電圧６Ｖに於いて、５００Ｇ
の磁束密度を持つ磁界中で２７９ｍＶであり、入力抵抗
は７７６Ωであった。この値は、薄膜の電子移動度を十
分反映した値である。また、ホール素子を１２１℃、２
気圧、湿度１００％の中に３０時間放置したところ、電
極金属の半導体薄膜への過剰な拡散、半導体薄膜からの
はがれ等は全く認められず、その前後の特性の変化率は
ホール出力電圧、入力抵抗値はすべて０．５％以内であ
った。この様に本発明のオーミック電極の信頼性は極め
て高く、さらに、再現性良く良好な素子特性が得られる
ことがわかった。
【００４０】
【実施例４】直径２インチのＧａＡｓ基板の表面にＭＢ
Ｅ法により、第一化合物半導体層として、ノンドープの
Ａｌ0.5 Ｇａ0.5 Ａｓ0.12Ｓｂ0.88を６００ｎｍ成長さ
せた。次にノンドープのＩｎＡｓを１５ｎｍ成長させ
た。さらに第二化合物半導体層として、ノンドープのＡ
ｌ0.5 Ｇａ0.5 Ａｓ0.12Ｓｂ0.88を３５ｎｍ成長させ、
続いてノンドープのＧａＡｓ0.08Ｓｂ0.92を１０ｎｍ成
長させることにより半導体用薄膜を得た。この薄膜の電
子移動度の値は２０５００ｃｍ2 ／Ｖｓ、シート抵抗値
は３７０Ω／□、電子濃度は５．４７×１０17ｃｍ-3で
あった。
Ｅ法により、第一化合物半導体層として、ノンドープの
Ａｌ0.5 Ｇａ0.5 Ａｓ0.12Ｓｂ0.88を６００ｎｍ成長さ
せた。次にノンドープのＩｎＡｓを１５ｎｍ成長させ
た。さらに第二化合物半導体層として、ノンドープのＡ
ｌ0.5 Ｇａ0.5 Ａｓ0.12Ｓｂ0.88を３５ｎｍ成長させ、
続いてノンドープのＧａＡｓ0.08Ｓｂ0.92を１０ｎｍ成
長させることにより半導体用薄膜を得た。この薄膜の電
子移動度の値は２０５００ｃｍ2 ／Ｖｓ、シート抵抗値
は３７０Ω／□、電子濃度は５．４７×１０17ｃｍ-3で
あった。
【００４１】この薄膜を用いてホール素子を作製した。
まず、フォトリソグラフィー法を用いて、形成された半
導体薄膜上に感磁部となる部分を形成するためのレジス
トパターンを形成した。引き続いて、イオンミリング法
により不要部分をエッチングした後、レジストを除去し
た。次に、ウエハ全面にプラズマＣＶＤ法により、０．
４μｍのＳｉＮ膜を形成した。該ＳｉＮ膜上にフォトリ
ソグラフィー法により、電極となる部分が開口部となっ
ているレジストパターンを形成した。次に反応性イオン
エッチングを使って、電極の形成される部分のＳｉＮを
エッチングし、ＧａＡｓＳｂ層を露出させた。
まず、フォトリソグラフィー法を用いて、形成された半
導体薄膜上に感磁部となる部分を形成するためのレジス
トパターンを形成した。引き続いて、イオンミリング法
により不要部分をエッチングした後、レジストを除去し
た。次に、ウエハ全面にプラズマＣＶＤ法により、０．
４μｍのＳｉＮ膜を形成した。該ＳｉＮ膜上にフォトリ
ソグラフィー法により、電極となる部分が開口部となっ
ているレジストパターンを形成した。次に反応性イオン
エッチングを使って、電極の形成される部分のＳｉＮを
エッチングし、ＧａＡｓＳｂ層を露出させた。
【００４２】そして真空蒸着法により、Ｃｒ層を１００
ｎｍ、続いて、Ａｕ層を３００ｎｍ蒸着し、スペーサー
リフトオフ法により、ホール素子の電極パターンを形成
した。そして、アニール炉を用いて、窒素雰囲気中で３
００℃、１分のアニールを行い、電極を形成した。な
お、アニール後において、電極金属の半導体薄膜への過
剰な拡散、ボーリング・アップ、半導体薄膜からのはが
れ等は全く認められなかった。
ｎｍ、続いて、Ａｕ層を３００ｎｍ蒸着し、スペーサー
リフトオフ法により、ホール素子の電極パターンを形成
した。そして、アニール炉を用いて、窒素雰囲気中で３
００℃、１分のアニールを行い、電極を形成した。な
お、アニール後において、電極金属の半導体薄膜への過
剰な拡散、ボーリング・アップ、半導体薄膜からのはが
れ等は全く認められなかった。
【００４３】こうして、２インチのウエハ上に多数のホ
ール素子を製作した。次に、ダイシングソーにより個々
のホール素子に切断した。この製作したホール素子のチ
ップサイズは０．３６ｍｍ×０．３６ｍｍであった。こ
のホール素子チップを、ダイボンドし、ワイヤーボンド
し、ついで、トランスファーモールドを行い、エポキシ
樹脂によるモールドされたホール素子を製作した。
ール素子を製作した。次に、ダイシングソーにより個々
のホール素子に切断した。この製作したホール素子のチ
ップサイズは０．３６ｍｍ×０．３６ｍｍであった。こ
のホール素子チップを、ダイボンドし、ワイヤーボンド
し、ついで、トランスファーモールドを行い、エポキシ
樹脂によるモールドされたホール素子を製作した。
【００４４】こうして試作したホール素子の特性は、ホ
−ル出力電圧は、定格入力電圧６Ｖに於いて、５００Ｇ
の磁束密度を持つ磁界中で２６０ｍＶであり、入力抵抗
は７８８Ωであった。この値は、薄膜の電子移動度を十
分反映した値である。また、ホール素子を１２１℃、２
気圧、湿度１００％の中に３０時間放置したところ、電
極金属の半導体薄膜への過剰な拡散、半導体薄膜からの
はがれ等は全く認められず、その前後の特性の変化率は
ホール出力電圧、入力抵抗値はすべて０．５％以内であ
った。この様に本発明のオーミック電極の信頼性は極め
て高く、さらに、再現性良く良好な素子特性が得られる
ことがわかった。
−ル出力電圧は、定格入力電圧６Ｖに於いて、５００Ｇ
の磁束密度を持つ磁界中で２６０ｍＶであり、入力抵抗
は７８８Ωであった。この値は、薄膜の電子移動度を十
分反映した値である。また、ホール素子を１２１℃、２
気圧、湿度１００％の中に３０時間放置したところ、電
極金属の半導体薄膜への過剰な拡散、半導体薄膜からの
はがれ等は全く認められず、その前後の特性の変化率は
ホール出力電圧、入力抵抗値はすべて０．５％以内であ
った。この様に本発明のオーミック電極の信頼性は極め
て高く、さらに、再現性良く良好な素子特性が得られる
ことがわかった。
【００４５】
【実施例５】直径２インチのＧａＡｓ基板の表面にＭＢ
Ｅ法により、第一化合物半導体層として、ノンドープの
Ａｌ0.65Ｇａ0.35Ａｓ0.14Ｓｂ0.86を６００ｎｍ成長さ
せた。次にノンドープのＩｎＡｓを１５ｎｍ成長させ
た。さらにノンドープのＡｌ0. 65Ｇａ0.35Ａｓ0.14Ｓｂ
0.86を３５ｎｍ成長させ、続いてノンドープのＧａＡｓ
0.08Ｓｂ0.92を１０ｎｍ成長させることにより、半導体
用薄膜を得た。この薄膜の電子移動度の値は２１５００
ｃｍ2 ／Ｖｓ、シート抵抗値は３７３Ω／□、電子濃度
は５．２０×１０17ｃｍ-3であった。
Ｅ法により、第一化合物半導体層として、ノンドープの
Ａｌ0.65Ｇａ0.35Ａｓ0.14Ｓｂ0.86を６００ｎｍ成長さ
せた。次にノンドープのＩｎＡｓを１５ｎｍ成長させ
た。さらにノンドープのＡｌ0. 65Ｇａ0.35Ａｓ0.14Ｓｂ
0.86を３５ｎｍ成長させ、続いてノンドープのＧａＡｓ
0.08Ｓｂ0.92を１０ｎｍ成長させることにより、半導体
用薄膜を得た。この薄膜の電子移動度の値は２１５００
ｃｍ2 ／Ｖｓ、シート抵抗値は３７３Ω／□、電子濃度
は５．２０×１０17ｃｍ-3であった。
【００４６】この薄膜を用いてホール素子を作製した。
まず、フォトリソグラフィー法を用いて、形成された半
導体薄膜上に感磁部となる部分を形成するためのレジス
トパターンを形成した。引き続いて、イオンミリング法
により不要部分をエッチングした後、レジストを除去し
た。次に、ウエハ全面にプラズマＣＶＤ法により、０．
４μｍのＳｉＮ膜を形成した。該ＳｉＮ膜上にフォトリ
ソグラフィー法により、電極となる部分が開口部となっ
ているレジストパターンを形成した。次に反応性イオン
エッチングを使って、電極の形成される部分のＳｉＮを
エッチングし、ＧａＡｓＳｂ層を露出させた。
まず、フォトリソグラフィー法を用いて、形成された半
導体薄膜上に感磁部となる部分を形成するためのレジス
トパターンを形成した。引き続いて、イオンミリング法
により不要部分をエッチングした後、レジストを除去し
た。次に、ウエハ全面にプラズマＣＶＤ法により、０．
４μｍのＳｉＮ膜を形成した。該ＳｉＮ膜上にフォトリ
ソグラフィー法により、電極となる部分が開口部となっ
ているレジストパターンを形成した。次に反応性イオン
エッチングを使って、電極の形成される部分のＳｉＮを
エッチングし、ＧａＡｓＳｂ層を露出させた。
【００４７】そして真空蒸着法により、Ｔｉ層を１００
ｎｍ、続いて、Ｐｔ層を５０ｎｍ、続いて、Ａｕ層を３
００ｎｍ蒸着し、スペーサーリフトオフ法により、ホー
ル素子の電極パターンを形成した。そして、アニール炉
を用いて、窒素雰囲気中で３００℃、１分のアニールを
行い、電極を形成した。なお、アニール後において、電
極金属の半導体薄膜への過剰な拡散、ボーリング・アッ
プ、半導体薄膜からのはがれ等は全く認められなかっ
た。
ｎｍ、続いて、Ｐｔ層を５０ｎｍ、続いて、Ａｕ層を３
００ｎｍ蒸着し、スペーサーリフトオフ法により、ホー
ル素子の電極パターンを形成した。そして、アニール炉
を用いて、窒素雰囲気中で３００℃、１分のアニールを
行い、電極を形成した。なお、アニール後において、電
極金属の半導体薄膜への過剰な拡散、ボーリング・アッ
プ、半導体薄膜からのはがれ等は全く認められなかっ
た。
【００４８】こうして、２インチのウエハ上に多数のホ
ール素子を製作した。次に、ダイシングソーにより個々
のホール素子に切断した。この製作したホール素子のチ
ップサイズは０．３６ｍｍ×０．３６ｍｍであった。こ
のホール素子チップを、ダイボンドし、ワイヤーボンド
し、ついで、トランスファーモールドを行い、エポキシ
樹脂によるモールドされたホール素子を製作した。
ール素子を製作した。次に、ダイシングソーにより個々
のホール素子に切断した。この製作したホール素子のチ
ップサイズは０．３６ｍｍ×０．３６ｍｍであった。こ
のホール素子チップを、ダイボンドし、ワイヤーボンド
し、ついで、トランスファーモールドを行い、エポキシ
樹脂によるモールドされたホール素子を製作した。
【００４９】こうして試作したホール素子の特性は、ホ
−ル出力電圧は、定格入力電圧６Ｖに於いて、５００Ｇ
の磁束密度を持つ磁界中で２８７ｍＶであり、入力抵抗
は７５８Ωであった。この値は、薄膜の電子移動度を十
分反映した値である。また、ホール素子を１２１℃、２
気圧、湿度１００％の中に３０時間放置したところ、電
極金属の半導体薄膜への過剰な拡散、半導体薄膜からの
はがれ等は全く認められず、その前後の特性の変化率は
ホール出力電圧、入力抵抗値はすべて０．５％以内であ
った。この様に本発明のオーミック電極の信頼性は極め
て高く、さらに、再現性良く良好な素子特性が得られる
ことがわかった。
−ル出力電圧は、定格入力電圧６Ｖに於いて、５００Ｇ
の磁束密度を持つ磁界中で２８７ｍＶであり、入力抵抗
は７５８Ωであった。この値は、薄膜の電子移動度を十
分反映した値である。また、ホール素子を１２１℃、２
気圧、湿度１００％の中に３０時間放置したところ、電
極金属の半導体薄膜への過剰な拡散、半導体薄膜からの
はがれ等は全く認められず、その前後の特性の変化率は
ホール出力電圧、入力抵抗値はすべて０．５％以内であ
った。この様に本発明のオーミック電極の信頼性は極め
て高く、さらに、再現性良く良好な素子特性が得られる
ことがわかった。
【００５０】
【実施例６】直径２インチのＧａＡｓ基板の表面にＭＢ
Ｅ法により、第一化合物半導体層としてノンドープのＡ
ｌ0.65Ｇａ0.35Ａｓ0.14Ｓｂ0.86を６００ｎｍ成長させ
た。次にノンドープのＩｎＡｓを１５ｎｍ成長させた。
さらにノンドープのＡｌ0.65Ｇａ0.35Ａｓ0.14Ｓｂ0.86
を３５ｎｍ成長させ、続いてノンドープのＧａＡｓ0. 08
Ｓｂ0.92を１０ｎｍ成長させることにより、半導体用薄
膜を得た。この薄膜の電子移動度の値は２１５００ｃｍ
2 ／Ｖｓ、シート抵抗値は３７３Ω／□、電子濃度は
５．２０×１０17ｃｍ-3であった。
Ｅ法により、第一化合物半導体層としてノンドープのＡ
ｌ0.65Ｇａ0.35Ａｓ0.14Ｓｂ0.86を６００ｎｍ成長させ
た。次にノンドープのＩｎＡｓを１５ｎｍ成長させた。
さらにノンドープのＡｌ0.65Ｇａ0.35Ａｓ0.14Ｓｂ0.86
を３５ｎｍ成長させ、続いてノンドープのＧａＡｓ0. 08
Ｓｂ0.92を１０ｎｍ成長させることにより、半導体用薄
膜を得た。この薄膜の電子移動度の値は２１５００ｃｍ
2 ／Ｖｓ、シート抵抗値は３７３Ω／□、電子濃度は
５．２０×１０17ｃｍ-3であった。
【００５１】この薄膜を用いてホール素子を作製した。
まず、フォトリソグラフィー法を用いて、形成された半
導体薄膜上に感磁部となる部分を形成するためのレジス
トパターンを形成した。引き続いて、イオンミリング法
により不要部分をエッチングした後、レジストを除去し
た。次に、ウエハ全面にプラズマＣＶＤ法により、０．
４μｍのＳｉＮ膜を形成した。該ＳｉＮ膜上にフォトリ
ソグラフィー法により、電極となる部分が開口部となっ
ているレジストパターンを形成した。次に反応性イオン
エッチングを使って、電極の形成される部分のＳｉＮを
エッチングし、ＧａＡｓＳｂ層を露出させた。
まず、フォトリソグラフィー法を用いて、形成された半
導体薄膜上に感磁部となる部分を形成するためのレジス
トパターンを形成した。引き続いて、イオンミリング法
により不要部分をエッチングした後、レジストを除去し
た。次に、ウエハ全面にプラズマＣＶＤ法により、０．
４μｍのＳｉＮ膜を形成した。該ＳｉＮ膜上にフォトリ
ソグラフィー法により、電極となる部分が開口部となっ
ているレジストパターンを形成した。次に反応性イオン
エッチングを使って、電極の形成される部分のＳｉＮを
エッチングし、ＧａＡｓＳｂ層を露出させた。
【００５２】そして真空蒸着法により、Ｐｄ層を１００
ｎｍ、続いて、Ａｕ層を３００ｎｍ蒸着し、スペーサー
リフトオフ法により、ホール素子の電極パターンを形成
した。そして、アニール炉を用いて、窒素雰囲気中で３
００℃、１分のアニールを行い、電極を形成した。な
お、アニール後において、電極金属の半導体薄膜への過
剰な拡散、ボーリング・アップ、半導体薄膜からのはが
れ等は全く認められなかった。
ｎｍ、続いて、Ａｕ層を３００ｎｍ蒸着し、スペーサー
リフトオフ法により、ホール素子の電極パターンを形成
した。そして、アニール炉を用いて、窒素雰囲気中で３
００℃、１分のアニールを行い、電極を形成した。な
お、アニール後において、電極金属の半導体薄膜への過
剰な拡散、ボーリング・アップ、半導体薄膜からのはが
れ等は全く認められなかった。
【００５３】こうして、２インチのウエハ上に多数のホ
ール素子を製作した。次に、ダイシングソーにより個々
のホール素子に切断した。この製作したホール素子のチ
ップサイズは０．３６ｍｍ×０．３６ｍｍであった。こ
のホール素子チップを、ダイボンドし、ワイヤーボンド
し、ついで、トランスファーモールドを行い、エポキシ
樹脂によるモールドされたホール素子を製作した。
ール素子を製作した。次に、ダイシングソーにより個々
のホール素子に切断した。この製作したホール素子のチ
ップサイズは０．３６ｍｍ×０．３６ｍｍであった。こ
のホール素子チップを、ダイボンドし、ワイヤーボンド
し、ついで、トランスファーモールドを行い、エポキシ
樹脂によるモールドされたホール素子を製作した。
【００５４】こうして試作したホール素子の特性は、ホ
−ル出力電圧は、定格入力電圧６Ｖに於いて、５００Ｇ
の磁束密度を持つ磁界中で２５５ｍＶであり、入力抵抗
は７９３Ωであった。この値は、薄膜の電子移動度を十
分反映した値である。また、ホール素子を１２１℃、２
気圧、湿度１００％の中に３０時間放置したところ、電
極金属の半導体薄膜への過剰な拡散、半導体薄膜からの
はがれ等は全く認められず、その前後の特性の変化率は
ホール出力電圧、入力抵抗値はすべて０．５％以内であ
った。この様に本発明のオーミック電極の信頼性は極め
て高く、さらに、再現性良く良好な素子特性が得られる
ことがわかった。
−ル出力電圧は、定格入力電圧６Ｖに於いて、５００Ｇ
の磁束密度を持つ磁界中で２５５ｍＶであり、入力抵抗
は７９３Ωであった。この値は、薄膜の電子移動度を十
分反映した値である。また、ホール素子を１２１℃、２
気圧、湿度１００％の中に３０時間放置したところ、電
極金属の半導体薄膜への過剰な拡散、半導体薄膜からの
はがれ等は全く認められず、その前後の特性の変化率は
ホール出力電圧、入力抵抗値はすべて０．５％以内であ
った。この様に本発明のオーミック電極の信頼性は極め
て高く、さらに、再現性良く良好な素子特性が得られる
ことがわかった。
【００５５】
【発明の効果】以上述べたごとく、本発明のオーミック
電極は、Ｓｂを含む化合物半導体を用いたホ−ル素子や
ＦＥＴ等を形成する際に従来見られていた、電極の過剰
な拡散、ボーリング・アップや電極のはがれ等は発生せ
ず、信頼性、再現性とも極めて高い。即ち、本発明のオ
ーミック電極は、Ｓｂを含む化合物半導体をホ−ル素子
やＦＥＴ等様々な素子へ応用するために、実用性の大な
る電極であり、産業上の有効性は計り知れない。
電極は、Ｓｂを含む化合物半導体を用いたホ−ル素子や
ＦＥＴ等を形成する際に従来見られていた、電極の過剰
な拡散、ボーリング・アップや電極のはがれ等は発生せ
ず、信頼性、再現性とも極めて高い。即ち、本発明のオ
ーミック電極は、Ｓｂを含む化合物半導体をホ−ル素子
やＦＥＴ等様々な素子へ応用するために、実用性の大な
る電極であり、産業上の有効性は計り知れない。
【図１】本発明のオーミック電極の基本となる実施例と
して、半導体薄膜上に電極金属を蒸着した断面図であ
る。
して、半導体薄膜上に電極金属を蒸着した断面図であ
る。
１ 間隙金属層 ２ Ａｕ層 ３ 半導体薄膜を成長させた基板 ４ 半導体薄膜 ４ａ 第一化合物半導体層 ４ｂ ＩｎＡｓ層 ４ｃ 第二化合物半導体層 ５ 絶縁物からなるパッシベーション層 ｄ１ 間隙金属層の厚み ｄ２ Ａｕ層の厚み ｄ４ａ 第一化合物半導体層の厚み ｄ４ｂ ＩｎＡｓ層の厚み ｄ４ｃ 第二化合物半導体層の厚み
Claims (1)
- 【請求項１】 基板（３）、該基板（３）上に形成され
たＩｎＡｓとの格子定数の違いが±５％以内でありＳｂ
を含む化合物半導体よりなる第一化合物半導体層（４
ａ）、該第一化合物半導体層の上に形成されたＩｎＡｓ
層（４ｂ）、及び該ＩｎＡｓ層の上に形成されたＩｎＡ
ｓとの格子定数の違いが±５％以内でありＳｂを含む化
合物半導体よりなる第二化合物半導体層（４ｃ）で構成
される半導体薄膜上に設けられる電極であって、 前記第二化合物半導体層（４ｃ）上に、Ｔｉ，Ｐｔ，Ｍ
ｏ，Ｃｒ，Ｎｂ，Ｐｄ，Ｔａ，Ｖ，Ｗよりなる間隙金属
層（１）、及び該間隙金属層の上にＡｕ層（２）を有す
ることを特徴とするオーミック電極。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6066238A JPH07283390A (ja) | 1994-04-04 | 1994-04-04 | オーミック電極 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6066238A JPH07283390A (ja) | 1994-04-04 | 1994-04-04 | オーミック電極 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07283390A true JPH07283390A (ja) | 1995-10-27 |
Family
ID=13310087
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6066238A Withdrawn JPH07283390A (ja) | 1994-04-04 | 1994-04-04 | オーミック電極 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07283390A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2003061025A1 (en) * | 2002-01-15 | 2003-07-24 | Asahi Kasei Electronics Co., Ltd. | Compound semiconductor multilayer structure, hall device, and hall device manufacturing method |
| US7372119B2 (en) | 2001-10-01 | 2008-05-13 | Asahi Kasei Microsystems Co., Ltd. | Cross-shaped Hall device having extensions with slits |
| JP2008186858A (ja) * | 2007-01-26 | 2008-08-14 | Asahi Kasei Electronics Co Ltd | 化合物半導体積層体 |
| US7843190B2 (en) | 2005-12-16 | 2010-11-30 | Asahi Kasei Emd Corporation | Position detection apparatus |
-
1994
- 1994-04-04 JP JP6066238A patent/JPH07283390A/ja not_active Withdrawn
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7372119B2 (en) | 2001-10-01 | 2008-05-13 | Asahi Kasei Microsystems Co., Ltd. | Cross-shaped Hall device having extensions with slits |
| WO2003061025A1 (en) * | 2002-01-15 | 2003-07-24 | Asahi Kasei Electronics Co., Ltd. | Compound semiconductor multilayer structure, hall device, and hall device manufacturing method |
| US7388268B2 (en) | 2002-01-15 | 2008-06-17 | Asahi Kasei Electronics Co., Ltd. | Compound semiconductor multilayer structure, hall device, and hall device manufacturing method |
| US7843190B2 (en) | 2005-12-16 | 2010-11-30 | Asahi Kasei Emd Corporation | Position detection apparatus |
| JP2008186858A (ja) * | 2007-01-26 | 2008-08-14 | Asahi Kasei Electronics Co Ltd | 化合物半導体積層体 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20010605 |