JP2844994B2 - 電界効果型トランジスタの製造方法 - Google Patents
電界効果型トランジスタの製造方法Info
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- JP2844994B2 JP2844994B2 JP3298656A JP29865691A JP2844994B2 JP 2844994 B2 JP2844994 B2 JP 2844994B2 JP 3298656 A JP3298656 A JP 3298656A JP 29865691 A JP29865691 A JP 29865691A JP 2844994 B2 JP2844994 B2 JP 2844994B2
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Description
【０００１】
【産業上の利用分野】本発明は、低いゲート抵抗を有す
る高性能な電界効果型トランジスタ（ＦＥＴ）の製造方
法に関するものである。
る高性能な電界効果型トランジスタ（ＦＥＴ）の製造方
法に関するものである。
【０００２】
【従来の技術】ＧａＡｓなどのIII-V 属化合物半導体を
用いた高周波ＦＥＴの研究開発が盛んに行われている。
高周波素子の高性能化を図る上においては、寄生抵抗や
容量の低減が非常に重要である。
用いた高周波ＦＥＴの研究開発が盛んに行われている。
高周波素子の高性能化を図る上においては、寄生抵抗や
容量の低減が非常に重要である。
【０００３】従来技術においては、ゲート抵抗を下げる
場合、多層フォトレジスト膜を用いたＴ型ゲート電極形
成法等が用いられていた。
場合、多層フォトレジスト膜を用いたＴ型ゲート電極形
成法等が用いられていた。
【０００４】
【発明が解決しようとする課題】しかしながら、この従
来方法では、リフトオフ法を用いてゲート金属を形成す
るため、十分なアスペクト比がとれず抵抗低減も不十分
であった。また、耐熱性の金属を形成するのが困難なた
め、金属半導体界面の熱的不安定性を生じさせていた。
更に、フォトレジストの露光条件に対する依存度が非常
に大きく、ゲート長がバラツク原因となっていた。ま
た、このような従来方法では、Ｔ型ゲート電極を支持す
るものの形成が困難なため、機械的強度に脆く、素子の
歩留りを落とす原因になっていた。また、オーミック電
極とゲート電極間の表面をＳｉＯ2 やＳｉＮ膜等で保護
する場合が多く、そのためＧａＡｓ等の半導体との界面
に多くの界面準位が存在し、素子特性の変動を引き起こ
す大きな要因になっていた。
来方法では、リフトオフ法を用いてゲート金属を形成す
るため、十分なアスペクト比がとれず抵抗低減も不十分
であった。また、耐熱性の金属を形成するのが困難なた
め、金属半導体界面の熱的不安定性を生じさせていた。
更に、フォトレジストの露光条件に対する依存度が非常
に大きく、ゲート長がバラツク原因となっていた。ま
た、このような従来方法では、Ｔ型ゲート電極を支持す
るものの形成が困難なため、機械的強度に脆く、素子の
歩留りを落とす原因になっていた。また、オーミック電
極とゲート電極間の表面をＳｉＯ2 やＳｉＮ膜等で保護
する場合が多く、そのためＧａＡｓ等の半導体との界面
に多くの界面準位が存在し、素子特性の変動を引き起こ
す大きな要因になっていた。
【０００５】本発明の目的は、このような従来の問題を
解決し、低抵抗でしかもゲート長の短いゲート電極を有
する高性能な電界効果型トランジスタの製造方法を提供
することにある。
解決し、低抵抗でしかもゲート長の短いゲート電極を有
する高性能な電界効果型トランジスタの製造方法を提供
することにある。
【０００６】本発明の電界効果型トランジスタの製造方
法は、基板上にチャネル層を形成し、この上方に少なく
とも２種類の半導体を順次積層してなる半導体積層構造
を形成する工程と、前記半導体積層構造を部分的に垂直
加工して除去し、Ｔ型のゲート電極用開口部を形成する
工程と、ゲート電極材料を堆積する工程と、この開口部
を含み、これより大きな面積の部分以外のゲート電極材
料を除去する工程と、前記Ｔ型のゲート電極と接触した
前記半導体積層構造を少なくとも最下層のチャネル層と
接する半導体層を残して選択的に除去する工程とを少な
くとも含むことを特徴とする。
法は、基板上にチャネル層を形成し、この上方に少なく
とも２種類の半導体を順次積層してなる半導体積層構造
を形成する工程と、前記半導体積層構造を部分的に垂直
加工して除去し、Ｔ型のゲート電極用開口部を形成する
工程と、ゲート電極材料を堆積する工程と、この開口部
を含み、これより大きな面積の部分以外のゲート電極材
料を除去する工程と、前記Ｔ型のゲート電極と接触した
前記半導体積層構造を少なくとも最下層のチャネル層と
接する半導体層を残して選択的に除去する工程とを少な
くとも含むことを特徴とする。
【０００７】
【実施例】次に、本発明の実施例について図面を参照し
て詳細に説明する。
て詳細に説明する。
【０００８】（参考例）図１の（ａ）〜（ｆ）は、本発
明の参考例の電界効果トランジスタの主な製造工程を示
す要素工程図である。まず、図１（ａ）に示すように、
半絶縁性のＧａＡｓ基板１上に、膜厚約５００ｎｍでア
ンドープのＧａＡｓ層２、不純物密度が５ラ１０17ｃｍ
-3で膜厚３０ｎｍのｎ型ＩｎＧａＡｓ層３、膜厚３００
ｎｍでアンドープのＧａＡｓ層（第１の半導体層）４
を、分子線エピタキシャル（ＭＢＥ）法を用いて作製し
た。
明の参考例の電界効果トランジスタの主な製造工程を示
す要素工程図である。まず、図１（ａ）に示すように、
半絶縁性のＧａＡｓ基板１上に、膜厚約５００ｎｍでア
ンドープのＧａＡｓ層２、不純物密度が５ラ１０17ｃｍ
-3で膜厚３０ｎｍのｎ型ＩｎＧａＡｓ層３、膜厚３００
ｎｍでアンドープのＧａＡｓ層（第１の半導体層）４
を、分子線エピタキシャル（ＭＢＥ）法を用いて作製し
た。
【０００９】次に、図１（ｂ）に示すように、フォトレ
ジスト（ＰＲ）膜１１でパターンニングした後、塩素ガ
ス１２を用いて第１の半導体ＧａＡｓ層４のドライエッ
チングを行う。
ジスト（ＰＲ）膜１１でパターンニングした後、塩素ガ
ス１２を用いて第１の半導体ＧａＡｓ層４のドライエッ
チングを行う。
【００１０】次に、図１（ｃ）に示すように、ゲート電
極用金属（Ｔｉ／Ｐｔ／Ａｕ）５を堆積する。
極用金属（Ｔｉ／Ｐｔ／Ａｕ）５を堆積する。
【００１１】次に、図１（ｄ）に示すように、ＰＲ膜１
１でパターンニングした後、金メッキ層１３を形成し、
ゲート抵抗の低減を図る。
１でパターンニングした後、金メッキ層１３を形成し、
ゲート抵抗の低減を図る。
【００１２】次に、図１（ｅ）に示すように、ＳｉＯ2
膜１４を堆積し、ゲート電極近傍以外を除去した後、再
び塩素ガス１２を用いて第１の半導体ＧａＡｓ層４のド
ライエッチングを行う。
膜１４を堆積し、ゲート電極近傍以外を除去した後、再
び塩素ガス１２を用いて第１の半導体ＧａＡｓ層４のド
ライエッチングを行う。
【００１３】最後に、図１（ｆ）に示すように、更に塩
素ガス１２を用いてＧａＡｓ層４のドライエッチングを
行い、完全に除去した後、ＳｉＯ2 膜１４を除去し、そ
の後、Ｎｉ／Ａｕ／Ｇｅによるオーミック電極６を形成
し、アロイを行い、素子を完成させる。
素ガス１２を用いてＧａＡｓ層４のドライエッチングを
行い、完全に除去した後、ＳｉＯ2 膜１４を除去し、そ
の後、Ｎｉ／Ａｕ／Ｇｅによるオーミック電極６を形成
し、アロイを行い、素子を完成させる。
【００１４】本参考例においては、ＧａＡｓとＩｎＧａ
Ａｓのエッチング選択比が非常に大きくとれる塩素ガス
を用いているため、エッチングはＩｎＧａＡｓ上でほぼ
自動的に停止する。また、ＳｉＯ2 等の絶縁膜を加工
した上に、ゲート電極を形成する必要が無くなるため、
チャネルの損傷も抑えられ、結果的に素子の特性変動を
少なくできる。更に、多層フォトレジスト膜を用いる必
要もないため、低抵抗を保持したまま、ゲート長を短縮
することも容易に行える。
Ａｓのエッチング選択比が非常に大きくとれる塩素ガス
を用いているため、エッチングはＩｎＧａＡｓ上でほぼ
自動的に停止する。また、ＳｉＯ2 等の絶縁膜を加工
した上に、ゲート電極を形成する必要が無くなるため、
チャネルの損傷も抑えられ、結果的に素子の特性変動を
少なくできる。更に、多層フォトレジスト膜を用いる必
要もないため、低抵抗を保持したまま、ゲート長を短縮
することも容易に行える。
【００１５】（実施例１）次に、本発明の第１の実施例
について説明する。
について説明する。
【００１６】図２の（ａ）〜（ｆ）は、本発明の一実施
例の電界効果型トランジスタの主な製造工程を示す要素
工程図である。
例の電界効果型トランジスタの主な製造工程を示す要素
工程図である。
【００１７】まず図２（ａ）に示すように、半絶縁性の
ＧａＡｓ基板１上に、膜厚約５００ｎｍでアンドープの
ＧａＡｓ層２、不純物密度が５×１０17ｃｍ-3で膜厚３
０ｎｍのｎ型ＩｎＧａＡｓ層３、膜厚１００ｎｍでアン
ドープのＧａＡｓ層２１、膜厚２０ｎｍでアンドープの
ＡｌＧａＡｓ層２２、膜厚２００ｎｍでアンドープのＧ
ａＡｓ層（第１の半導体層）４を、分子線エピタキシャ
ル（ＭＢＥ）法を用いて作製した。
ＧａＡｓ基板１上に、膜厚約５００ｎｍでアンドープの
ＧａＡｓ層２、不純物密度が５×１０17ｃｍ-3で膜厚３
０ｎｍのｎ型ＩｎＧａＡｓ層３、膜厚１００ｎｍでアン
ドープのＧａＡｓ層２１、膜厚２０ｎｍでアンドープの
ＡｌＧａＡｓ層２２、膜厚２００ｎｍでアンドープのＧ
ａＡｓ層（第１の半導体層）４を、分子線エピタキシャ
ル（ＭＢＥ）法を用いて作製した。
【００１８】次に、図２（ｂ）に示すように、フォトレ
ジスト（ＰＲ）膜１１でパターンニングした後、塩素ガ
ス１２を用いて第１の半導体ＧａＡｓ層４、続いて半導
体層２２及び２１のドライエッチングを行う。
ジスト（ＰＲ）膜１１でパターンニングした後、塩素ガ
ス１２を用いて第１の半導体ＧａＡｓ層４、続いて半導
体層２２及び２１のドライエッチングを行う。
【００１９】次に、図２（ｃ）に示すように、ゲート電
極用金属（Ｗ）５を堆積する。
極用金属（Ｗ）５を堆積する。
【００２０】次に、図２（ｄ）に示すように、ＳｉＯ2
膜１４を堆積し、ゲート電極近傍以外を除去した後、再
び塩素ガス１２を用いて第１の半導体ＧａＡｓ層４、続
いて半導体層２２及び２１のドライエッチングを行う。
膜１４を堆積し、ゲート電極近傍以外を除去した後、再
び塩素ガス１２を用いて第１の半導体ＧａＡｓ層４、続
いて半導体層２２及び２１のドライエッチングを行う。
【００２１】その後、図２（ｅ）に示すように、有機金
属分子線結晶成長法（ＭＯＭＢＥ法）を用いて、選択的
に低抵抗のｎ型ＧａＡｓ層２５を成長する。ＧａＡｓ層
２５の不純物密度は３×１０18ｃｍ-3、膜厚は２００ｎ
ｍである。その後、Ｎｉ／Ａｕ／Ｇｅによるオーミック
電極６を形成し、アロイを行う。
属分子線結晶成長法（ＭＯＭＢＥ法）を用いて、選択的
に低抵抗のｎ型ＧａＡｓ層２５を成長する。ＧａＡｓ層
２５の不純物密度は３×１０18ｃｍ-3、膜厚は２００ｎ
ｍである。その後、Ｎｉ／Ａｕ／Ｇｅによるオーミック
電極６を形成し、アロイを行う。
【００２２】最後に、図２（ｆ）に示すように、オーミ
ック電極近傍をＳｉＮ膜で被覆し、ＳｉＯ2 膜１４を除
去した後、ＣＣｌ2 Ｆ2 とＨｅの混合ガス２３を用いて
ＧａＡｓ保護膜４のドライエッチングを行い、ＨＦでＳ
ｉＮ膜及びＡｌＧａＡｓ層２２を除去し、素子を完成さ
せる。
ック電極近傍をＳｉＮ膜で被覆し、ＳｉＯ2 膜１４を除
去した後、ＣＣｌ2 Ｆ2 とＨｅの混合ガス２３を用いて
ＧａＡｓ保護膜４のドライエッチングを行い、ＨＦでＳ
ｉＮ膜及びＡｌＧａＡｓ層２２を除去し、素子を完成さ
せる。
【００２３】本実施例においては、ＧａＡｓとＩｎＧａ
Ａｓのエッチング選択比が非常に大きくとれる塩素ガス
を用いているため、エッチングはＩｎＧａＡｓ上でほぼ
自動的に停止する。また、ＧａＡｓとＡｌＧａＡｓのエ
ッチング選択比は非常に大きくとれるＣＣｌ2 Ｆ2 とＨ
ｅの混合ガスを用いているため、エッチングはＡｌＧａ
Ａｓ上で自動停止する。従って、素子特性の均一化を図
ることができる。更に、オーミック電極６とゲート電極
５との間のチャネル層３は、その表面を露出することな
く、界面特性の良好なＧａＡｓ層２１によって保護され
ている。従って、表面準位による素子特性の変動に関す
る問題は基本的に回避できる。また、ゲート電極はＧａ
Ａｓ層２１によって支持されているため、機械的強度の
向上も図れる。尚、この構造においても、参考例におい
て述べた効果は満足されている。
Ａｓのエッチング選択比が非常に大きくとれる塩素ガス
を用いているため、エッチングはＩｎＧａＡｓ上でほぼ
自動的に停止する。また、ＧａＡｓとＡｌＧａＡｓのエ
ッチング選択比は非常に大きくとれるＣＣｌ2 Ｆ2 とＨ
ｅの混合ガスを用いているため、エッチングはＡｌＧａ
Ａｓ上で自動停止する。従って、素子特性の均一化を図
ることができる。更に、オーミック電極６とゲート電極
５との間のチャネル層３は、その表面を露出することな
く、界面特性の良好なＧａＡｓ層２１によって保護され
ている。従って、表面準位による素子特性の変動に関す
る問題は基本的に回避できる。また、ゲート電極はＧａ
Ａｓ層２１によって支持されているため、機械的強度の
向上も図れる。尚、この構造においても、参考例におい
て述べた効果は満足されている。
【００２４】また、本発明の原理は、ここで述べた以外
の材料を用いても実現できることは明らかである。
の材料を用いても実現できることは明らかである。
【００２５】
【発明の効果】以上説明したように本発明の電界効果型
トランジスタ及びその製造方法は、寄生ゲート抵抗の低
減及びゲート長の短縮が可能なため、素子の性能を大幅
に向上できる効果を有している。しかも、ゲート電極の
機械的強度の向上が図れるため、素子の製造歩留り向上
及び低価格化を実現できる。更に、表面に界面特性の優
れた半導体層を有するため、素子特性変動も大幅に低減
でき、素子の信頼性にも優れている。
トランジスタ及びその製造方法は、寄生ゲート抵抗の低
減及びゲート長の短縮が可能なため、素子の性能を大幅
に向上できる効果を有している。しかも、ゲート電極の
機械的強度の向上が図れるため、素子の製造歩留り向上
及び低価格化を実現できる。更に、表面に界面特性の優
れた半導体層を有するため、素子特性変動も大幅に低減
でき、素子の信頼性にも優れている。
【図１】本発明の参考例の電界効果型トランジスタの主
な製造工程を示す要素工程図である。
な製造工程を示す要素工程図である。
【図２】本発明の実施例の電界効果型トランジスタの主
な製造工程を示す要素工程図である。
な製造工程を示す要素工程図である。
１ 基板 ２ バッファ層 ３ チャネル層 ４ 第１の半導体層 ５ ゲート電極 １１ フォトレジスト １２，２３ エッチングガス １３ 金メッキ層 １４ 絶縁膜 ２１ 表面保護用半導体層 ２２ エッチング停止層
フロントページの続き (58)調査した分野(Int.Cl.6，ＤＢ名) H01L 21/337 - 21/338 H01L 27/095 - 27/098 H01L 29/775 - 29/778 H01L 29/80 - 29/812 H01L 21/28 - 21/288 H01L 21/44 - 21/445 H01L 29/40 - 29/51 H01L 29/872
Claims (1)
- 【請求項１】基板上にチャネル層を形成し、この上方に
少なくとも２種類の半導体を順次積層してなる半導体積
層構造を形成する工程と、前記半導体積層構造 を部分的に垂直加工して除去し、Ｔ
型のゲート電極用開口部を形成する工程と、 ゲート電極材料を堆積する工程と、 この開口部を含み、これより大きな面積の部分以外のゲ
ート電極材料を除去する工程と、 前記Ｔ型のゲート電極と接触した前記半導体積層構造を
少なくとも最下層のチャネル層と接する半導体層を残し
て選択的に除去する工程とを少なくとも含むことを特徴
とする電界効果型トランジスタの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3298656A JP2844994B2 (ja) | 1991-11-14 | 1991-11-14 | 電界効果型トランジスタの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3298656A JP2844994B2 (ja) | 1991-11-14 | 1991-11-14 | 電界効果型トランジスタの製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05136175A JPH05136175A (ja) | 1993-06-01 |
| JP2844994B2 true JP2844994B2 (ja) | 1999-01-13 |
Family
ID=17862562
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3298656A Expired - Fee Related JP2844994B2 (ja) | 1991-11-14 | 1991-11-14 | 電界効果型トランジスタの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2844994B2 (ja) |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62274675A (ja) * | 1986-05-22 | 1987-11-28 | Mitsubishi Electric Corp | 電界効果トランジスタの製造方法 |
| JPH01168069A (ja) * | 1987-12-24 | 1989-07-03 | New Japan Radio Co Ltd | 半導体装置の製造方法 |
-
1991
- 1991-11-14 JP JP3298656A patent/JP2844994B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH05136175A (ja) | 1993-06-01 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 19980512 |
|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19980929 |
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