JPH077194A - ホール素子 - Google Patents
ホール素子Info
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- JPH077194A JPH077194A JP5147894A JP14789493A JPH077194A JP H077194 A JPH077194 A JP H077194A JP 5147894 A JP5147894 A JP 5147894A JP 14789493 A JP14789493 A JP 14789493A JP H077194 A JPH077194 A JP H077194A
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Abstract
(57)【要約】
【目的】 動作電流の漏れを防止し、ＧａＩｎＡｓホー
ル素子の高性能化を果たす。 【構成】 感磁部とするＧａＩｎＡｓとバンドギャップ
の差が大きいＡｌＩｎＡｓをバッファ層とし、当該Ａｌ
ＩｎＡｓ層よりも大きな層厚、キャリア濃度を有するＧ
ａＩｎＡｓとでヘテロ接合を設けてホール素子となす。 【効果】 低リークで不平衡率の小さなＧａＩｎＡｓホ
ール素子を提供できる。
ル素子の高性能化を果たす。 【構成】 感磁部とするＧａＩｎＡｓとバンドギャップ
の差が大きいＡｌＩｎＡｓをバッファ層とし、当該Ａｌ
ＩｎＡｓ層よりも大きな層厚、キャリア濃度を有するＧ
ａＩｎＡｓとでヘテロ接合を設けてホール素子となす。 【効果】 低リークで不平衡率の小さなＧａＩｎＡｓホ
ール素子を提供できる。
Description
【０００１】
【産業上の利用分野】本発明は化合物半導体のヘテロ接
合を用いた磁電変換素子（ホール素子）の高感度化に関
する。
合を用いた磁電変換素子（ホール素子）の高感度化に関
する。
【０００２】
【従来の技術】磁界を検知しその強度を電気信号に変換
する、いわゆる磁電変換素子の一つとしてホール（Ｈａ
ｌｌ）素子が知られている。 ホール素子には通常シリ
コン（Ｓｉ）、ゲルマニウム（Ｇｅ）など元素周期律の
第IV族に属する単体（元素）半導体や、ヒ化ガリウム
（ＧａＡｓ）、ヒ化インジウム（ＩｎＡｓ）などの周期
律の第 III族と第Ｖ族元素を化合してなる III−Ｖ族２
元化合物半導体、或はまたそれらを混合させた混晶半導
体が利用されている。いずれの半導体材料を用いた場合
に於いても、ホール素子はそれを構成する半導体材料に
磁場を印加した際に、これら半導体内の電子の運動によ
って発生するホール（Ｈａｌｌ）電圧を利用した一種の
センサーであり、回転センサー、位置センサーなどとし
て産業界で広く利用されている。
する、いわゆる磁電変換素子の一つとしてホール（Ｈａ
ｌｌ）素子が知られている。 ホール素子には通常シリ
コン（Ｓｉ）、ゲルマニウム（Ｇｅ）など元素周期律の
第IV族に属する単体（元素）半導体や、ヒ化ガリウム
（ＧａＡｓ）、ヒ化インジウム（ＩｎＡｓ）などの周期
律の第 III族と第Ｖ族元素を化合してなる III−Ｖ族２
元化合物半導体、或はまたそれらを混合させた混晶半導
体が利用されている。いずれの半導体材料を用いた場合
に於いても、ホール素子はそれを構成する半導体材料に
磁場を印加した際に、これら半導体内の電子の運動によ
って発生するホール（Ｈａｌｌ）電圧を利用した一種の
センサーであり、回転センサー、位置センサーなどとし
て産業界で広く利用されている。
【０００３】ホール素子には上述の如くＳｉ単体半導体
の他、アンチモン化インジウム（ＩｎＳｂ）、ＩｎＡｓ
やＧａＡｓ等の III−Ｖ族化合物半導体も使用されてい
るが、実際のホール素子にあっては例えばＩｎＳｂホー
ル素子に見られる様に、ＩｎＳｂバルク結晶そのものを
ホール素子の磁気を検出する機能を有する部位（感磁
部）として利用する場合も有る。多くはＧａＡｓホール
素子の如く高抵抗の半導体単結晶基板等へのイオン注入
により、或はまた同様の単結晶基板上にＶＰＥ（Vapor
Phase Epitaxy ）、ＭＯＶＰＥ（Metal-Organiic Vapor
Phase Epitaxy、ＭＯＣＶＤ、ＯＭＶＰＥとも称され
る。）、ＭＢＥ（Molecular Beam Epitaxy）法等の気相
エピタキシャル成長法や液相エピタキシャル成長（ＬＰ
Ｅ）法により形成された半導体層が感磁部として利用さ
れている。
の他、アンチモン化インジウム（ＩｎＳｂ）、ＩｎＡｓ
やＧａＡｓ等の III−Ｖ族化合物半導体も使用されてい
るが、実際のホール素子にあっては例えばＩｎＳｂホー
ル素子に見られる様に、ＩｎＳｂバルク結晶そのものを
ホール素子の磁気を検出する機能を有する部位（感磁
部）として利用する場合も有る。多くはＧａＡｓホール
素子の如く高抵抗の半導体単結晶基板等へのイオン注入
により、或はまた同様の単結晶基板上にＶＰＥ（Vapor
Phase Epitaxy ）、ＭＯＶＰＥ（Metal-Organiic Vapor
Phase Epitaxy、ＭＯＣＶＤ、ＯＭＶＰＥとも称され
る。）、ＭＢＥ（Molecular Beam Epitaxy）法等の気相
エピタキシャル成長法や液相エピタキシャル成長（ＬＰ
Ｅ）法により形成された半導体層が感磁部として利用さ
れている。
【０００４】これら半導体層からなる感磁部はホール素
子の諸特性を担う重要な部位である。特に、高い磁界検
出能力を有する、いわゆる高感度（高い積感度）のホー
ル素子にあっては、この感磁部に半導体の物性の一つで
あるホール（Ｈａｌｌ）係数の大きな半導体材料を選択
する必要がある。ホール係数はまた半導体材料の有する
電子移動度に比例し、電子移動度が大きい程大きなホー
ル係数が得られ、ひいては高感度のホール素子の実現を
促す。
子の諸特性を担う重要な部位である。特に、高い磁界検
出能力を有する、いわゆる高感度（高い積感度）のホー
ル素子にあっては、この感磁部に半導体の物性の一つで
あるホール（Ｈａｌｌ）係数の大きな半導体材料を選択
する必要がある。ホール係数はまた半導体材料の有する
電子移動度に比例し、電子移動度が大きい程大きなホー
ル係数が得られ、ひいては高感度のホール素子の実現を
促す。
【０００５】このため、最近では従来の２つの元素から
なるＧａＡｓやＩｎＳｂの様な２元化合物半導体材料を
感磁部とするホール素子ではなく、異なる３つ或は４つ
の元素から構成される III−Ｖ族化合物半導体多元素混
晶を用いヘテロ（異種）接合を形成し、これにより高い
電子移動度を保有させ、もって高感度ホール素子のため
の新たな材料とする試みもなされている。この様なヘテ
ロ接合を設けることによって、ヘテロ接合を構成する各
単一半導体材料には見られない新たな物性が得られ、電
子移動度の向上がもたらされる場合があるからである。
なるＧａＡｓやＩｎＳｂの様な２元化合物半導体材料を
感磁部とするホール素子ではなく、異なる３つ或は４つ
の元素から構成される III−Ｖ族化合物半導体多元素混
晶を用いヘテロ（異種）接合を形成し、これにより高い
電子移動度を保有させ、もって高感度ホール素子のため
の新たな材料とする試みもなされている。この様なヘテ
ロ接合を設けることによって、ヘテロ接合を構成する各
単一半導体材料には見られない新たな物性が得られ、電
子移動度の向上がもたらされる場合があるからである。
【０００６】周期律表の第 III族元素であるガリウム
（Ｇａ）とインジウム（Ｉｎ）並びに第族のヒ素（Ａ
ｓ）からなるＧａX Ｉｎ1-X Ａｓ（Ｘはガリウムの混晶
比を示す。）も III−Ｖ族化合物半導体混晶の一つであ
り、ＩｎＰとヘテロ接合の形成により高電子移動度化が
果たされることから（例えば、小沼 賢二郎他、１９９
２年秋季第５３回応用物理学会学術講演会講演予稿集Ｎ
ｏ．１（応用物理学会発行）、講演番号１８ａ−ＺＥ−
３、２８３頁）、最近では当該ＧａＩｎＡｓ／ＩｎＰヘ
テロ接合材料を利用して従来になく高い感度の化合物半
導体ホール素子を得ようとする試みもなされている（奥
山 忍他、１９９２年秋季第５３回応用物理学会学術講
演会講演予稿集Ｎｏ．３（応用物理学会発行）、講演番
号１６ａ−ＳＺＣ−１６、１０７８頁）。
（Ｇａ）とインジウム（Ｉｎ）並びに第族のヒ素（Ａ
ｓ）からなるＧａX Ｉｎ1-X Ａｓ（Ｘはガリウムの混晶
比を示す。）も III−Ｖ族化合物半導体混晶の一つであ
り、ＩｎＰとヘテロ接合の形成により高電子移動度化が
果たされることから（例えば、小沼 賢二郎他、１９９
２年秋季第５３回応用物理学会学術講演会講演予稿集Ｎ
ｏ．１（応用物理学会発行）、講演番号１８ａ−ＺＥ−
３、２８３頁）、最近では当該ＧａＩｎＡｓ／ＩｎＰヘ
テロ接合材料を利用して従来になく高い感度の化合物半
導体ホール素子を得ようとする試みもなされている（奥
山 忍他、１９９２年秋季第５３回応用物理学会学術講
演会講演予稿集Ｎｏ．３（応用物理学会発行）、講演番
号１６ａ−ＳＺＣ−１６、１０７８頁）。
【０００７】上記ヘテロ接合は具体的にはＦｅを添加し
てなる高抵抗の半絶縁性ＩｎＰ単結晶基板上に堆積させ
たＩｎＰバッファ層とＧａＩｎＡｓ層から構成されてい
る（奥山 忍他、１９９２年秋季第５３回応用物理学会
学術講演会講演予稿集Ｎｏ．３（応用物理学会発行）、
講演番号１６ａ−ＳＺＣ−１６、１０７８頁）。この様
に従来例としてはｎ型の伝導を呈するＩｎＰ結晶層をバ
ッファ層として利用している場合が多いが、本来、ホー
ル素子用のバッファ層としてはＧａＩｎＡｓ感磁部層か
らＩｎＰバッファ層への動作電流の漏れを防ぐためにも
高抵抗であることが望ましい。しかし、この様な２元系
のＩｎＰ結晶層をバッファ層として利用する場合、多元
混晶の成長に見受けられる如くの混晶比の制御の煩わし
さが回避できるなどの利点はあるものの、通常、ＩｎＰ
は不純物を故意にドーピング（doping）しないいわゆる
アンドープ（undope）の状態でもｎ型の伝導を呈し高抵
抗とはなり難く、且つまたＧａＩｎＡｓとＩｎＰ半導体
相互のバンドギャップ（band gap）の差が小さいためバ
ッファ層への漏れ（リーク；leak）電流が発生すること
も懸念される。
てなる高抵抗の半絶縁性ＩｎＰ単結晶基板上に堆積させ
たＩｎＰバッファ層とＧａＩｎＡｓ層から構成されてい
る（奥山 忍他、１９９２年秋季第５３回応用物理学会
学術講演会講演予稿集Ｎｏ．３（応用物理学会発行）、
講演番号１６ａ−ＳＺＣ−１６、１０７８頁）。この様
に従来例としてはｎ型の伝導を呈するＩｎＰ結晶層をバ
ッファ層として利用している場合が多いが、本来、ホー
ル素子用のバッファ層としてはＧａＩｎＡｓ感磁部層か
らＩｎＰバッファ層への動作電流の漏れを防ぐためにも
高抵抗であることが望ましい。しかし、この様な２元系
のＩｎＰ結晶層をバッファ層として利用する場合、多元
混晶の成長に見受けられる如くの混晶比の制御の煩わし
さが回避できるなどの利点はあるものの、通常、ＩｎＰ
は不純物を故意にドーピング（doping）しないいわゆる
アンドープ（undope）の状態でもｎ型の伝導を呈し高抵
抗とはなり難く、且つまたＧａＩｎＡｓとＩｎＰ半導体
相互のバンドギャップ（band gap）の差が小さいためバ
ッファ層への漏れ（リーク；leak）電流が発生すること
も懸念される。
【０００８】この様なＩｎＰ結晶層をバッファ層とする
従来のＧａＩｎＡｓホール素子の構成に対し、感磁部を
構成するＧａＩｎＡｓよりバンドギャップの差が大き
く、且つ高抵抗となり易い半導体材料をバッファ層とす
る試みも試験的にはなされてはいるものの、未だ実現さ
れるには至ってはいない。これはバンドギャップの観点
からすれば例えばＡｌＩｎＡｓ等の混晶を利用する方法
も考えられるが、ＧａＩｎＡｓホール素子の高感度化に
とってバッファ層としてのＡｌＩｎＡｓ結晶層が備える
べき要件が明確となっていないことも一因に挙げられ
る。
従来のＧａＩｎＡｓホール素子の構成に対し、感磁部を
構成するＧａＩｎＡｓよりバンドギャップの差が大き
く、且つ高抵抗となり易い半導体材料をバッファ層とす
る試みも試験的にはなされてはいるものの、未だ実現さ
れるには至ってはいない。これはバンドギャップの観点
からすれば例えばＡｌＩｎＡｓ等の混晶を利用する方法
も考えられるが、ＧａＩｎＡｓホール素子の高感度化に
とってバッファ層としてのＡｌＩｎＡｓ結晶層が備える
べき要件が明確となっていないことも一因に挙げられ
る。
【０００９】
【発明が解決しようとする課題】本発明は上記の従来の
欠点に鑑み、感磁部となすＧａＩｎＡｓとヘテロ接合さ
せるバッファ層として適する新たな半導体材料を見いだ
すと共に、従来に無く高感度を有するＧａＩｎＡｓホー
ル素子の安定的な実現を可能ならしめるためになされた
ものである。
欠点に鑑み、感磁部となすＧａＩｎＡｓとヘテロ接合さ
せるバッファ層として適する新たな半導体材料を見いだ
すと共に、従来に無く高感度を有するＧａＩｎＡｓホー
ル素子の安定的な実現を可能ならしめるためになされた
ものである。
【００１０】
【課題を解決するための手段】即ち、本発明はＧａＩｎ
Ａｓ感磁部層とヘテロ接合させるバッファ層の材質とし
てＡｌＩｎＡｓを新たに選択し、当該ＡｌＩｎＡｓのキ
ャリア濃度並びに層厚の各々を、感磁部となすＧａＩｎ
Ａｓ層のそれらよりも小さく設定することにより、漏れ
電流の極めて少なく、ホール素子の特性の一つである不
平衡率の増大を抑制する手段を採用した。
Ａｓ感磁部層とヘテロ接合させるバッファ層の材質とし
てＡｌＩｎＡｓを新たに選択し、当該ＡｌＩｎＡｓのキ
ャリア濃度並びに層厚の各々を、感磁部となすＧａＩｎ
Ａｓ層のそれらよりも小さく設定することにより、漏れ
電流の極めて少なく、ホール素子の特性の一つである不
平衡率の増大を抑制する手段を採用した。
【００１１】通常、上記のホール素子への応用を考慮し
たＧａＩｎＡｓとＡｌＩｎＡｓから成るヘテロ接合の形
成に当たっては、格子整合性と電気的な絶縁の必要性な
どの観点から半絶縁性の高抵抗ＩｎＰ単結晶基板が使用
される。実用上は比抵抗が１０4 〜１０8 Ω・ｃｍ程度
のＩｎＰ基板を用いるのが一般的であり、これらは液体
カプセル引上げ法（Liquid Encapsulated Czochralski
；ＬＥＣ法）やＶＢ（Vertical Bridgman ）法などと
称される垂直ブリッジマン法などにより容易に製作で
き、本発明の実施にあたって材料の入手に困難が伴うこ
とはない。
たＧａＩｎＡｓとＡｌＩｎＡｓから成るヘテロ接合の形
成に当たっては、格子整合性と電気的な絶縁の必要性な
どの観点から半絶縁性の高抵抗ＩｎＰ単結晶基板が使用
される。実用上は比抵抗が１０4 〜１０8 Ω・ｃｍ程度
のＩｎＰ基板を用いるのが一般的であり、これらは液体
カプセル引上げ法（Liquid Encapsulated Czochralski
；ＬＥＣ法）やＶＢ（Vertical Bridgman ）法などと
称される垂直ブリッジマン法などにより容易に製作で
き、本発明の実施にあたって材料の入手に困難が伴うこ
とはない。
【００１２】この様な高抵抗ＩｎＰ基板上に上記のヘテ
ロ接合を構成するＡｌx Ｉｎ1-x Ａｓ並びにＧａY Ｉｎ
1-Y Ａｓ（Ｘ、Ｙはいずれも混晶比を示し、通常は格子
整合度の観点から≒０．４≦Ｘ、Ｙ≦≒０．６が望まし
い。）を成長させるに際しては、それらの成長方法に特
に制限はなく液相エピタキシャル成長法（Liquid Phase
Epitaxial；ＬＰＥ法）に依っても、また分子線エピタ
キシャル成長法（Molecular BeamEpitaxial ；ＭＢＥ
法）や有機金属熱分解気相成長法、いわゆるＭＯＶＰＥ
（Meal Organic Chemical Vapor Deposition；ＭＯＣＶ
Ｄ、ＯＭＣＶＤやＯＭＶＰＥ法とも呼ばれる）法、ＭＢ
Ｅ法とＭＯＣＶＤ法双方を複合させたＭＯ・ＭＢＥ法な
どに依っても良い。しかし、現状では基板として蒸気圧
が比較的高いリン（Ｐ）を含むＩｎＰ結晶を用いてるこ
とから、結晶層の成長前に加熱されたＩｎＰ基板からの
Ｐの蒸発、離散を低減するのに都合の良いＭＯＶＰＥ法
が多用されており、特にＩｎの出発原料として結合価が
１価のシクロペンタジエニルインジウム（Ｃ5 Ｈ5 Ｉ
ｎ）を使用する常圧ＭＯＣＶＤ法では高品位のＩｎＰ並
びにＧａＩｎＡｓなどを得ることが出来る。
ロ接合を構成するＡｌx Ｉｎ1-x Ａｓ並びにＧａY Ｉｎ
1-Y Ａｓ（Ｘ、Ｙはいずれも混晶比を示し、通常は格子
整合度の観点から≒０．４≦Ｘ、Ｙ≦≒０．６が望まし
い。）を成長させるに際しては、それらの成長方法に特
に制限はなく液相エピタキシャル成長法（Liquid Phase
Epitaxial；ＬＰＥ法）に依っても、また分子線エピタ
キシャル成長法（Molecular BeamEpitaxial ；ＭＢＥ
法）や有機金属熱分解気相成長法、いわゆるＭＯＶＰＥ
（Meal Organic Chemical Vapor Deposition；ＭＯＣＶ
Ｄ、ＯＭＣＶＤやＯＭＶＰＥ法とも呼ばれる）法、ＭＢ
Ｅ法とＭＯＣＶＤ法双方を複合させたＭＯ・ＭＢＥ法な
どに依っても良い。しかし、現状では基板として蒸気圧
が比較的高いリン（Ｐ）を含むＩｎＰ結晶を用いてるこ
とから、結晶層の成長前に加熱されたＩｎＰ基板からの
Ｐの蒸発、離散を低減するのに都合の良いＭＯＶＰＥ法
が多用されており、特にＩｎの出発原料として結合価が
１価のシクロペンタジエニルインジウム（Ｃ5 Ｈ5 Ｉ
ｎ）を使用する常圧ＭＯＣＶＤ法では高品位のＩｎＰ並
びにＧａＩｎＡｓなどを得ることが出来る。
【００１３】また、感磁部とする高品質のＧａY Ｉｎ
1-Y Ａｓ層を得るためのヘテロ接合を形成する際には、
ＩｎＰ基板上に先ず、ＡｌX Ｉｎ1-X Ａｓ層をバッファ
層として堆積せしめ、然る後にＧａY Ｉｎ1-Y Ａｓ層を
成長させるのが一般的である。この様なヘテロ接合を設
けることにより、例えば、高い電子移動度を有すること
が要求されるＧａY Ｉｎ1-Y Ａｓエピタキシャル成長層
へのＩｎＰ基板結晶からの不純物の拡散を抑制出来るな
どの効果が得られる。且つまた、基板に存在する結晶欠
陥等のエピタキシャル成長層への伝幡を抑制するなどの
効果を生じるため、電子移動度の向上をもたらし、もっ
てホール素子の感度の上昇を招くなどの利点が生まれ
る。
1-Y Ａｓ層を得るためのヘテロ接合を形成する際には、
ＩｎＰ基板上に先ず、ＡｌX Ｉｎ1-X Ａｓ層をバッファ
層として堆積せしめ、然る後にＧａY Ｉｎ1-Y Ａｓ層を
成長させるのが一般的である。この様なヘテロ接合を設
けることにより、例えば、高い電子移動度を有すること
が要求されるＧａY Ｉｎ1-Y Ａｓエピタキシャル成長層
へのＩｎＰ基板結晶からの不純物の拡散を抑制出来るな
どの効果が得られる。且つまた、基板に存在する結晶欠
陥等のエピタキシャル成長層への伝幡を抑制するなどの
効果を生じるため、電子移動度の向上をもたらし、もっ
てホール素子の感度の上昇を招くなどの利点が生まれ
る。
【００１４】ＡｌX Ｉｎ1-X ＡｓとＧａY Ｉｎ1-Y Ａｓ
とのヘテロ接合からなる材料にあっては、ＧａY Ｉｎ
1-Y Ａｓ層のキャリア濃度（Ｃ２）及び層厚（ｔ２）の
各々をＡｌX Ｉｎ1-X Ａｓ層キャリア濃度（Ｃ１）及び
厚さ（ｔ１）よりも大きくすることが、当該ヘテロ接合
材料により高い電子移動度を得る上で重要である。ま
た、ＧａY Ｉｎ1-Y Ａｓ層の膜厚（ｔ２）については５
μｍ以下とすることにより、ホール素子の製作上必要と
されるメサエッチングによるエッチング形状の差異に主
に起因する不平衡電圧の増大を防ぎ、ひいては素子特性
に於る不平衡率の増大を抑制できる利点が生まれる。し
かし、逆にＧａY Ｉｎ1-Y Ａｓ層の膜厚（ｔ２）があま
り薄過ぎるとオーミック性電極の形成等に支障を来すこ
ともあり、少なくともこれとヘテロ接合を形成するＡｌ
X Ｉｎ1-X Ａｓ層の層厚（ｔ１）以上にするのが好都合
である。通常、ＡｌX Ｉｎ1-X Ａｓ層の層厚（ｔ１）は
数百オングストローム（Å）から数千Åに設定されるこ
とから、ＧａY Ｉｎ1-Y Ａｓ層の膜厚（ｔ２）はこのＡ
ｌX Ｉｎ1-X Ａｓ層の層厚（ｔ１）以上であれば良い。
とのヘテロ接合からなる材料にあっては、ＧａY Ｉｎ
1-Y Ａｓ層のキャリア濃度（Ｃ２）及び層厚（ｔ２）の
各々をＡｌX Ｉｎ1-X Ａｓ層キャリア濃度（Ｃ１）及び
厚さ（ｔ１）よりも大きくすることが、当該ヘテロ接合
材料により高い電子移動度を得る上で重要である。ま
た、ＧａY Ｉｎ1-Y Ａｓ層の膜厚（ｔ２）については５
μｍ以下とすることにより、ホール素子の製作上必要と
されるメサエッチングによるエッチング形状の差異に主
に起因する不平衡電圧の増大を防ぎ、ひいては素子特性
に於る不平衡率の増大を抑制できる利点が生まれる。し
かし、逆にＧａY Ｉｎ1-Y Ａｓ層の膜厚（ｔ２）があま
り薄過ぎるとオーミック性電極の形成等に支障を来すこ
ともあり、少なくともこれとヘテロ接合を形成するＡｌ
X Ｉｎ1-X Ａｓ層の層厚（ｔ１）以上にするのが好都合
である。通常、ＡｌX Ｉｎ1-X Ａｓ層の層厚（ｔ１）は
数百オングストローム（Å）から数千Åに設定されるこ
とから、ＧａY Ｉｎ1-Y Ａｓ層の膜厚（ｔ２）はこのＡ
ｌX Ｉｎ1-X Ａｓ層の層厚（ｔ１）以上であれば良い。
【００１５】また、ＧａY Ｉｎ1-Y Ａｓ層のキャリア濃
度（Ｃ２）については高抵抗ＡｌXＩｎ1-X Ａｓバッフ
ァ層のキャリア濃度（Ｃ１）以上に設定する。実際に
は、本来高抵抗が要求されるＡｌX Ｉｎ1-X Ａｓバッフ
ァ層のキャリア濃度（Ｃ１）は通常１０14ｃｍ-3未満と
し、感磁部とするＧａY Ｉｎ1-Y Ａｓ層のキャリア濃度
（Ｃ２）は１０15ｃｍ-3〜１０17ｃｍ-3の範囲内で、所
望のシート抵抗に応じて適宣制御するのが得策である。
度（Ｃ２）については高抵抗ＡｌXＩｎ1-X Ａｓバッフ
ァ層のキャリア濃度（Ｃ１）以上に設定する。実際に
は、本来高抵抗が要求されるＡｌX Ｉｎ1-X Ａｓバッフ
ァ層のキャリア濃度（Ｃ１）は通常１０14ｃｍ-3未満と
し、感磁部とするＧａY Ｉｎ1-Y Ａｓ層のキャリア濃度
（Ｃ２）は１０15ｃｍ-3〜１０17ｃｍ-3の範囲内で、所
望のシート抵抗に応じて適宣制御するのが得策である。
【００１６】この様なヘテロ接合材料からホール素子を
製作するわけであるが、製作に際しては、別段、特殊な
工夫は必要とせず、公知のフォトリソグラフィー技術、
エッチング技術等による加工技術を駆使して所望の形状
に加工し、然る後に素子の動作電流を入力するための入
力電極及びホール電圧を出力するための出力電極となる
オーミック電極を形成し、最終的にはダイシング工程を
経て個々の素子に分離すれば良い。このオーミック性電
極の形成について工程を追って若干の説明を加えるに、
先ず感磁部材料の表面に各々一対の入力及び出力電極と
なす金属膜を真空蒸着法などに依り被着させる。一般に
ホール素子では移動度の観点から感磁部層としてｎ型の
伝導を呈する層を用いていることに対応して、ｎ型層に
対しオーミック性電極を形成し得る金（Ａｕ）・ゲルマ
ニウム（Ｇｅ）合金などの金属電極材料がもっぱら使用
される。本発明に係わる高感度ＧａＩｎＡｓホール素子
に於ても、通常の電極形成方法に従い入・出力電極を形
成すれば良く、オ−ミック電極の形成上、本発明の材料
に係わる特異な技術上の問題点、課題等はない。尚、オ
ーミック電極用の金属材料として上記のＡｕ・Ｇｅ合金
を用いるのが一般的であるものの、電極材料は特にこれ
に限定する必要はないのは勿論である。然る後被着せし
めた金属電極をオーミック電極となすべく熱処理を施
す。この熱処理は一般にアロイング（ａｌｌｏｙｉｎ
ｇ）処理と称され、通常Ａｕ・Ｇｅ合金のアロイングは
温度４００℃前後で適宣時間を設定して実施される。
製作するわけであるが、製作に際しては、別段、特殊な
工夫は必要とせず、公知のフォトリソグラフィー技術、
エッチング技術等による加工技術を駆使して所望の形状
に加工し、然る後に素子の動作電流を入力するための入
力電極及びホール電圧を出力するための出力電極となる
オーミック電極を形成し、最終的にはダイシング工程を
経て個々の素子に分離すれば良い。このオーミック性電
極の形成について工程を追って若干の説明を加えるに、
先ず感磁部材料の表面に各々一対の入力及び出力電極と
なす金属膜を真空蒸着法などに依り被着させる。一般に
ホール素子では移動度の観点から感磁部層としてｎ型の
伝導を呈する層を用いていることに対応して、ｎ型層に
対しオーミック性電極を形成し得る金（Ａｕ）・ゲルマ
ニウム（Ｇｅ）合金などの金属電極材料がもっぱら使用
される。本発明に係わる高感度ＧａＩｎＡｓホール素子
に於ても、通常の電極形成方法に従い入・出力電極を形
成すれば良く、オ−ミック電極の形成上、本発明の材料
に係わる特異な技術上の問題点、課題等はない。尚、オ
ーミック電極用の金属材料として上記のＡｕ・Ｇｅ合金
を用いるのが一般的であるものの、電極材料は特にこれ
に限定する必要はないのは勿論である。然る後被着せし
めた金属電極をオーミック電極となすべく熱処理を施
す。この熱処理は一般にアロイング（ａｌｌｏｙｉｎ
ｇ）処理と称され、通常Ａｕ・Ｇｅ合金のアロイングは
温度４００℃前後で適宣時間を設定して実施される。
【００１７】上記のアロイング工程は、オーミック電極
の直下にキャリア濃度の高い層を設けることによって省
くことができる。例えば、本発明に係わるヘテロ接合材
料の場合には、感磁部とするＧａＩｎＡｓ層の上部に１
０19〜１０20ｃｍ-3程度の高キャリア濃度の低抵抗Ｇａ
ＩｎＡｓ層をエピタキシャル成長法により設け、当該低
抵抗層にＡｕ・Ｇｅ合金を被着させれば、アロイングを
施さずともオーミック電極と成すことが出来る。この方
法をノンアロイコンタクト（ｎｏｎ−ａｌｌｏｙ ｃｏ
ｎｔａｃｔ）と言う。或はまた、エピタキシャル成長法
ではなくイオン注入法に依り、ＧａＩｎＡｓに対しｎ型
不純物として働くシリコン（Ｓｉ）等を電極形成領域に
選択的に注入し、高キャリア濃度の低抵抗層を形成して
も良い。また、選択的な領域にイオン注入するいわゆる
選択イオン注入に限らず、感磁部層の表面全面に亘りＳ
ｉ等を注入して高キャリア濃度層を形成し、然る後、電
極部となる領域以外の当該高キャリア濃度層を除去して
もノンアロイコンタクトは形成される。
の直下にキャリア濃度の高い層を設けることによって省
くことができる。例えば、本発明に係わるヘテロ接合材
料の場合には、感磁部とするＧａＩｎＡｓ層の上部に１
０19〜１０20ｃｍ-3程度の高キャリア濃度の低抵抗Ｇａ
ＩｎＡｓ層をエピタキシャル成長法により設け、当該低
抵抗層にＡｕ・Ｇｅ合金を被着させれば、アロイングを
施さずともオーミック電極と成すことが出来る。この方
法をノンアロイコンタクト（ｎｏｎ−ａｌｌｏｙ ｃｏ
ｎｔａｃｔ）と言う。或はまた、エピタキシャル成長法
ではなくイオン注入法に依り、ＧａＩｎＡｓに対しｎ型
不純物として働くシリコン（Ｓｉ）等を電極形成領域に
選択的に注入し、高キャリア濃度の低抵抗層を形成して
も良い。また、選択的な領域にイオン注入するいわゆる
選択イオン注入に限らず、感磁部層の表面全面に亘りＳ
ｉ等を注入して高キャリア濃度層を形成し、然る後、電
極部となる領域以外の当該高キャリア濃度層を除去して
もノンアロイコンタクトは形成される。
【００１８】上述の如くのプロセスを経て製作したホー
ル素子を電気的な特性の評価に供した。また、従来の単
純なＧａＩｎＡｓ／ＩｎＰヘテロ接合を設けてなるホー
ル素子の特性も併せて評価した。ここで、従来の単純な
ヘテロ接合を有するホール素子とは本発明に係る様なキ
ャリア濃度及び層厚を有して無いヘテロ接合材料から構
成されたホール素子を指す。この特性の比較により、本
発明に依る材料では、メサエッチングによる隣接素子相
互間の絶縁分離以前の状態に於いて隣接する入力電極相
互間のリーク電流が低減され、絶縁分離の完全化が果た
されるばかりかバッファ層への漏れる動作電流が削減さ
れるため、不平衡率の極めて低い新たなＧａＩｎＡｓホ
ール素子が顕現されていることが如実に示された。
ル素子を電気的な特性の評価に供した。また、従来の単
純なＧａＩｎＡｓ／ＩｎＰヘテロ接合を設けてなるホー
ル素子の特性も併せて評価した。ここで、従来の単純な
ヘテロ接合を有するホール素子とは本発明に係る様なキ
ャリア濃度及び層厚を有して無いヘテロ接合材料から構
成されたホール素子を指す。この特性の比較により、本
発明に依る材料では、メサエッチングによる隣接素子相
互間の絶縁分離以前の状態に於いて隣接する入力電極相
互間のリーク電流が低減され、絶縁分離の完全化が果た
されるばかりかバッファ層への漏れる動作電流が削減さ
れるため、不平衡率の極めて低い新たなＧａＩｎＡｓホ
ール素子が顕現されていることが如実に示された。
【００１９】
【作用】キャリア濃度と膜厚を制御することにより、シ
−ト抵抗を最適範囲に設定し、動作電流の不要な漏れを
防止し、不平衡率の極めて低い高性能のホール素子を提
供する。
−ト抵抗を最適範囲に設定し、動作電流の不要な漏れを
防止し、不平衡率の極めて低い高性能のホール素子を提
供する。
【００２０】
【実施例】本発明を実施例を基に詳細に説明する。図１
は本発明に係わるＧａＩｎＡｓ／ＡｌＩｎＡｓヘテロ接
合を設けてなるホール素子を模式的に示した平面図であ
る。また、図２は図１に示した平面模式図の線Ａ−Ａ’
の方向に沿った垂直断面の概略図である。上記ヘテロ接
合の形成に当たっては、先ず鉄（Ｆｅ）を添加してなる
比抵抗が約１０7 Ω・ｃｍの面方位（１００）の半絶縁
性高抵抗ＩｎＰ単結晶基板（１０１）に、ヘテロ接合を
形成する第一の層として混晶比ＸがＸ＝０．４８の不純
物（ドーパント）を故意に添加していないアンドープＡ
ｌX Ｉｎ1-X Ａｓ層（１０２）を約１０００Åの厚さで
成長させた。当該ＡｌＩｎＡｓ層（１０２）のキャリア
濃度をホール（Ｈａｌｌ）効果法により測定した結果１
０14ｃｍ-3であり、シート抵抗は１０4 Ω・ｃｍ以上で
あった。然る後、この高抵抗ＡｌＩｎＡｓ（１０２）と
ヘテロ接合を形成する層としてキャリア濃度は２×１０
16ｃｍ-3で混晶比ＹをＹ＝０．４７としたアンドープｎ
型Ｇａ0.47Ｉｎ0.53Ａｓ（１０３）を４０００Åの厚さ
に堆積し、ＧａＩｎＡｓとＡｌＩｎＡｓとからなるヘテ
ロ接合を形成した。本実施例に於いてはＡｌＩｎＡｓ層
（１０２）及びＧａＩｎＡｓ層（１０３）の双方共に、
結合価が一価のシクロペンタジエニルインジウム（Ｃ5
Ｈ5 Ｉｎ）をＩｎ源とする常圧ＭＯＶＰＥ法で成長させ
た。
は本発明に係わるＧａＩｎＡｓ／ＡｌＩｎＡｓヘテロ接
合を設けてなるホール素子を模式的に示した平面図であ
る。また、図２は図１に示した平面模式図の線Ａ−Ａ’
の方向に沿った垂直断面の概略図である。上記ヘテロ接
合の形成に当たっては、先ず鉄（Ｆｅ）を添加してなる
比抵抗が約１０7 Ω・ｃｍの面方位（１００）の半絶縁
性高抵抗ＩｎＰ単結晶基板（１０１）に、ヘテロ接合を
形成する第一の層として混晶比ＸがＸ＝０．４８の不純
物（ドーパント）を故意に添加していないアンドープＡ
ｌX Ｉｎ1-X Ａｓ層（１０２）を約１０００Åの厚さで
成長させた。当該ＡｌＩｎＡｓ層（１０２）のキャリア
濃度をホール（Ｈａｌｌ）効果法により測定した結果１
０14ｃｍ-3であり、シート抵抗は１０4 Ω・ｃｍ以上で
あった。然る後、この高抵抗ＡｌＩｎＡｓ（１０２）と
ヘテロ接合を形成する層としてキャリア濃度は２×１０
16ｃｍ-3で混晶比ＹをＹ＝０．４７としたアンドープｎ
型Ｇａ0.47Ｉｎ0.53Ａｓ（１０３）を４０００Åの厚さ
に堆積し、ＧａＩｎＡｓとＡｌＩｎＡｓとからなるヘテ
ロ接合を形成した。本実施例に於いてはＡｌＩｎＡｓ層
（１０２）及びＧａＩｎＡｓ層（１０３）の双方共に、
結合価が一価のシクロペンタジエニルインジウム（Ｃ5
Ｈ5 Ｉｎ）をＩｎ源とする常圧ＭＯＶＰＥ法で成長させ
た。
【００２１】次に、最表層のＧａＩｎＡｓ層（１０３）
を通常の有機フォトレジスト材で全面を被覆し、その
後、公知のフォトリソグラフィー技術とエッチング技術
を駆使し、入・出力電極を形成すべき領域並びに感磁部
となす領域（１０５）をメサ（ｍｅｓａ）形状に加工し
た。本実施例ではメサエッチング加工には無機酸を使用
したがエッチング溶剤は別段、これに限定されることは
ない。但し、ＧａＩｎＡｓ層の膜厚が厚過ぎると前述し
た様にメサエッチングによる結晶層の剥離、除去が進行
するに伴い、結晶の方位（結晶軸）の違いに起因するメ
サ形状の差異が顕著となり、このことがしいてはホール
素子の特性の一つである不平衡率の増大を招くこととな
る。その後、ＧａＩｎＡｓ層（１０３）の表面を再び有
機レジスト材で全面に亘り被覆した。次に、各々、一対
をなす入力電極（１０６）と出力電極（１０７）を形成
すべき領域に存在する上記レジスト材のみを公知のフォ
トリソグラフィ技術を利用して除去し、ＧａＩｎＡｓ層
（１０３）の表面を露出せしめた。然る後、Ｇｅを重量
で約１３％程度含むＡｕ・Ｇｅ合金を真空蒸着した。そ
の後、当該ヘテロ接合材料を有機溶剤混合液に浸し、レ
ジストを剥離すると同時に蒸着によってレジスト材上に
被着した素子の製作上、不要となる合金膜をいわゆるリ
フトオフ（lift-off）法で除去した。次に、電極となる
合金膜を被着させたウエハを温度４２０℃で数分間、オ
ーミック性電極を得るために熱処理（アロイング；ａｌ
ｌｏｙｉｎｇ）した。
を通常の有機フォトレジスト材で全面を被覆し、その
後、公知のフォトリソグラフィー技術とエッチング技術
を駆使し、入・出力電極を形成すべき領域並びに感磁部
となす領域（１０５）をメサ（ｍｅｓａ）形状に加工し
た。本実施例ではメサエッチング加工には無機酸を使用
したがエッチング溶剤は別段、これに限定されることは
ない。但し、ＧａＩｎＡｓ層の膜厚が厚過ぎると前述し
た様にメサエッチングによる結晶層の剥離、除去が進行
するに伴い、結晶の方位（結晶軸）の違いに起因するメ
サ形状の差異が顕著となり、このことがしいてはホール
素子の特性の一つである不平衡率の増大を招くこととな
る。その後、ＧａＩｎＡｓ層（１０３）の表面を再び有
機レジスト材で全面に亘り被覆した。次に、各々、一対
をなす入力電極（１０６）と出力電極（１０７）を形成
すべき領域に存在する上記レジスト材のみを公知のフォ
トリソグラフィ技術を利用して除去し、ＧａＩｎＡｓ層
（１０３）の表面を露出せしめた。然る後、Ｇｅを重量
で約１３％程度含むＡｕ・Ｇｅ合金を真空蒸着した。そ
の後、当該ヘテロ接合材料を有機溶剤混合液に浸し、レ
ジストを剥離すると同時に蒸着によってレジスト材上に
被着した素子の製作上、不要となる合金膜をいわゆるリ
フトオフ（lift-off）法で除去した。次に、電極となる
合金膜を被着させたウエハを温度４２０℃で数分間、オ
ーミック性電極を得るために熱処理（アロイング；ａｌ
ｌｏｙｉｎｇ）した。
【００２２】更に、上記工程を経たヘテロ接合材料の表
面をプラズマＣＶＤ法により二酸化珪素（ＳｉＯ2 ）膜
（１０８）により上記の入・出力電極部以外の領域を被
覆せしめた。次に、酸化膜（１０８）上に一般的なフォ
トレジスト材を塗布し、公知のフォトリソグラフィー法
に依って素子を個別に分離させるための直線上の溝（１
０９）（通常、ダイシングライン（ｄｉｃｉｎｇ ｌｉ
ｎｅ）に相当する部分のフォトレジスト材を剥離しＧａ
ＩｎＡｓ（１０３）の表面を選択的に露出せしめた。然
る後、ダイシングライン（１０９）に相当する露出した
ＧａＩｎＡｓ（１０３）を無機酸によりエッチングし、
素子を個別に分離するのに適する深さ迄、当該ＧａＩｎ
Ａｓ層（１０３）を除去した。
面をプラズマＣＶＤ法により二酸化珪素（ＳｉＯ2 ）膜
（１０８）により上記の入・出力電極部以外の領域を被
覆せしめた。次に、酸化膜（１０８）上に一般的なフォ
トレジスト材を塗布し、公知のフォトリソグラフィー法
に依って素子を個別に分離させるための直線上の溝（１
０９）（通常、ダイシングライン（ｄｉｃｉｎｇ ｌｉ
ｎｅ）に相当する部分のフォトレジスト材を剥離しＧａ
ＩｎＡｓ（１０３）の表面を選択的に露出せしめた。然
る後、ダイシングライン（１０９）に相当する露出した
ＧａＩｎＡｓ（１０３）を無機酸によりエッチングし、
素子を個別に分離するのに適する深さ迄、当該ＧａＩｎ
Ａｓ層（１０３）を除去した。
【００２３】かくの如く製作した新たなホール素子の電
気的特性、特に隣接するホール素子間に於ける入力電極
間のリーク電流の大小を比較した。その結果、本発明に
依る新たなＧａＩｎＡｓホール素子ではダイシングライ
ンを挟む最近接の入力電極間に１０Ｖの電圧を印加した
際に測定されるリーク電流は従来例に比較し約１桁以上
低減され数百ｐＡから数ｎＡとなった。ここで、従来例
とはキャリア濃度が１０15ｃｍ-3程度のｎ型のＩｎＰを
バッファ層として採用し、これとＧａo.47Ｉｎ0.53Ａｓ
感磁部層とからなるヘテロ接合を設けてなるＧａＩｎＡ
ｓホール素子を指す。また、本発明に係わるホール素子
では不平衡率が約６％と従来のホールの８〜１０％の不
平衡率に比べ低減されていることが確認された。
気的特性、特に隣接するホール素子間に於ける入力電極
間のリーク電流の大小を比較した。その結果、本発明に
依る新たなＧａＩｎＡｓホール素子ではダイシングライ
ンを挟む最近接の入力電極間に１０Ｖの電圧を印加した
際に測定されるリーク電流は従来例に比較し約１桁以上
低減され数百ｐＡから数ｎＡとなった。ここで、従来例
とはキャリア濃度が１０15ｃｍ-3程度のｎ型のＩｎＰを
バッファ層として採用し、これとＧａo.47Ｉｎ0.53Ａｓ
感磁部層とからなるヘテロ接合を設けてなるＧａＩｎＡ
ｓホール素子を指す。また、本発明に係わるホール素子
では不平衡率が約６％と従来のホールの８〜１０％の不
平衡率に比べ低減されていることが確認された。
【００２４】
【発明の効果】動作電流のリークを防止でき、不平衡率
の低い新たなＧａＩｎＡｓホール素子を提供できる。
の低い新たなＧａＩｎＡｓホール素子を提供できる。
【図１】本発明に係わるＧａＩｎＡｓホール素子の概略
を示す平面図である。
を示す平面図である。
【図２】図１に掲げる本発明に係わるホール素子の直線
Ａ−Ａ’の方向に沿った垂直断面の模式図である。
Ａ−Ａ’の方向に沿った垂直断面の模式図である。
１０１ Ｆｅ添加高抵抗ＩｎＰ単結晶基板 １０２ ＡｌＩｎＡｓバッファ層 １０３ ＧａＩｎＡｓ感磁部層 １０４ ＧａＩｎＡｓ／ＡｌＩｎＡｓヘテロ接合界面 １０５ メサ領域 １０６ 入力電極 １０７ 出力電極 １０８ 酸化膜 １０９ ダイシングライン
Claims (9)
- 【請求項１】 III−Ｖ族化合物半導体結晶のヘテロ接
合を有するホール素子において、感磁部層のキャリア濃
度と層厚の積が、緩衝層のキャリア濃度と層厚の積より
も大きいことを特徴とするホール素子。 - 【請求項２】 ヘテロ接合を構成する感磁部層のキャリ
ア濃度が１×１０15ｃｍ-3以上５×１０17ｃｍ-3以下
で、厚さが２μｍ以下であることを特徴とする請求項１
に記載のホール素子。 - 【請求項３】 ヘテロ接合を構成する緩衝層のキャリア
濃度が１×１０15ｃｍ-3未満で厚さが３μｍ以下である
ことを特徴とする請求項１に記載のホール素子。 - 【請求項４】 ヘテロ接合がヒ化ガリウム・インジウム
結晶層と、これと異なる III−Ｖ族化合物半導体結晶層
とから形成されていることを特徴とする請求項１に記載
のホール素子。 - 【請求項５】 緩衝層となる III−Ｖ族化合物半導体結
晶層がリン化インジウム（ＩｎＰ）結晶であることを特
徴とする請求項１ないし請求項４に記載のホール素子。 - 【請求項６】 緩衝層となる III−Ｖ族化合物半導体結
晶層がヒ化アルミニウムインジウム（ＡｌＩｎＡｓ）結
晶であることを特徴とする請求項１ないし請求項４に記
載のホール素子。 - 【請求項７】 キャリア濃度が１×１０15ｃｍ-3以上１
×１０17ｃｍ-3以下で厚さが２μｍ以下のヒ化ガリウム
・インジウム結晶層と、キャリア濃度が１×１０15ｃｍ
-3未満で厚さが３μｍ以下のリン化インジウム結晶層と
から形成されるヘテロ接合を具備してなることを特徴と
する請求項１ないし請求項４に記載のホール素子。 - 【請求項８】 キャリア濃度が１×１０15ｃｍ-3以上１
×１０17ｃｍ-3以下で厚さが２μｍ以下のヒ化ガリウム
・インジウム結晶層と、キャリア濃度が１×１０15ｃｍ
-3未満で厚さが３μｍ以下のヒ化アルミニウム・インジ
ウム結晶層とから形成されるヘテロ接合を具備してなる
ことを特徴とする請求項１ないし請求項４に記載のホー
ル素子。 - 【請求項９】 III−Ｖ族化合物半導体結晶のヘテロ接
合を有するホール素子において、ヘテロ接合部のシ−ト
抵抗が３００Ω／□以下であることを特徴とするホール
素子。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5147894A JPH077194A (ja) | 1993-06-18 | 1993-06-18 | ホール素子 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5147894A JPH077194A (ja) | 1993-06-18 | 1993-06-18 | ホール素子 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH077194A true JPH077194A (ja) | 1995-01-10 |
Family
ID=15440572
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5147894A Pending JPH077194A (ja) | 1993-06-18 | 1993-06-18 | ホール素子 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH077194A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9126231B2 (en) * | 2010-05-28 | 2015-09-08 | Jsr Corporation | Insulation pattern-forming method and insulation pattern-forming material |
| CN107316937A (zh) * | 2017-06-28 | 2017-11-03 | 吉林省贝林电子技术有限责任公司 | 一种车用传感器芯片的制备方法 |
-
1993
- 1993-06-18 JP JP5147894A patent/JPH077194A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9126231B2 (en) * | 2010-05-28 | 2015-09-08 | Jsr Corporation | Insulation pattern-forming method and insulation pattern-forming material |
| CN107316937A (zh) * | 2017-06-28 | 2017-11-03 | 吉林省贝林电子技术有限责任公司 | 一种车用传感器芯片的制备方法 |
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