JP3438294B2 - ホール素子 - Google Patents
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Description
【０００１】
【産業上の利用分野】ホール素子に係わり、特に III−
Ｖ族化合物半導体材料からなるホール素子の高感度化に
関する。
Ｖ族化合物半導体材料からなるホール素子の高感度化に
関する。
【０００２】
【従来の技術】ホール（Ｈａｌｌ）素子は磁気センサー
の一種である。ホール素子には、従来からＳｉ等の元素
半導体の他にＧａＡｓやＩｎＰ等の化合物半導体材料が
利用されている。
の一種である。ホール素子には、従来からＳｉ等の元素
半導体の他にＧａＡｓやＩｎＰ等の化合物半導体材料が
利用されている。
【０００３】ホール素子の性能を表す特性の一つに積感
度がある。積感度は通常、単位制御電流、単位磁束密度
下で出力されるホール電圧を指す（例えば、片岡 照栄
著「磁電変換素子」昭和４６年、日刊工業新聞社、５６
頁）。或る素子動作条件下でのホール出力電圧が大き
い、即ち積感度が高い程高感度なホール素子とされる。
高い積感度を得るには移動度が大きい半導体材料からホ
ール素子を形成する必要がある。
度がある。積感度は通常、単位制御電流、単位磁束密度
下で出力されるホール電圧を指す（例えば、片岡 照栄
著「磁電変換素子」昭和４６年、日刊工業新聞社、５６
頁）。或る素子動作条件下でのホール出力電圧が大き
い、即ち積感度が高い程高感度なホール素子とされる。
高い積感度を得るには移動度が大きい半導体材料からホ
ール素子を形成する必要がある。
【０００４】最近では、ホール素子の更なる高感度化の
要望と相まって、ＧａＩｎＡｓ三元混晶を利用した高感
度ホール素子が実現されている（奥山 忍、五嶋 敏
一、中村寛、第５３回応用物理学会学術講演会予稿集、
１９９２、１６ａ−ＳＺＣ−１６）。ＧａＩｎＡｓは従
来から感磁層として用いられてきたＧａＡｓ等に比較し
て高い電子移動度が得られるため（例えば、Ｋ．Ｈｅｉ
ｍｅ、「ＩｎＧａＡｓＦｉｅｌｄ−Ｅｆｆｅｃｔ Ｔｒ
ａｎｓｉｓｔｏｒ」ＲＥＳＥＡＲＣＨ ＳＴＵＤＩＥＳ
ＰＲＥＳＳ Ｌｔｄ．，１９８９）、ホール素子の感
度向上が果たせるからである。
要望と相まって、ＧａＩｎＡｓ三元混晶を利用した高感
度ホール素子が実現されている（奥山 忍、五嶋 敏
一、中村寛、第５３回応用物理学会学術講演会予稿集、
１９９２、１６ａ−ＳＺＣ−１６）。ＧａＩｎＡｓは従
来から感磁層として用いられてきたＧａＡｓ等に比較し
て高い電子移動度が得られるため（例えば、Ｋ．Ｈｅｉ
ｍｅ、「ＩｎＧａＡｓＦｉｅｌｄ−Ｅｆｆｅｃｔ Ｔｒ
ａｎｓｉｓｔｏｒ」ＲＥＳＥＡＲＣＨ ＳＴＵＤＩＥＳ
ＰＲＥＳＳ Ｌｔｄ．，１９８９）、ホール素子の感
度向上が果たせるからである。
【０００５】ＧａＩｎＡｓを感磁層とする従来のＧａＩ
ｎＡｓホール素子では、ＧａＩｎＡｓ感磁層は半絶縁性
ＩｎＰ単結晶基板上に設けたＩｎＰ緩衝層と直接ヘテロ
接合させた構成となっている。即ち、従来のＧａＩｎＡ
ｓホール素子用のヘテロ接合材料にあって、ＩｎＰとＧ
ａＩｎＡｓの中間に両層を隔てるためのいかなる半導体
層も挿入されていない（奥山 忍他、第５３回応用物理
学会学術講演会予稿集、１６ａ−ＳＺＣ−１６）。
ｎＡｓホール素子では、ＧａＩｎＡｓ感磁層は半絶縁性
ＩｎＰ単結晶基板上に設けたＩｎＰ緩衝層と直接ヘテロ
接合させた構成となっている。即ち、従来のＧａＩｎＡ
ｓホール素子用のヘテロ接合材料にあって、ＩｎＰとＧ
ａＩｎＡｓの中間に両層を隔てるためのいかなる半導体
層も挿入されていない（奥山 忍他、第５３回応用物理
学会学術講演会予稿集、１６ａ−ＳＺＣ−１６）。
【０００６】また、この様な構造に於いてはＮ型ＩｎＰ
緩衝層のキャリア濃度（ｎ2 ｃｍ-3）と膜厚（ｔ2 ｃ
ｍ）との積値とＧａＩｎＡｓ感磁層のキャリア濃度（ｎ
1 ｃｍ-3）と膜厚（ｔ1 ｃｍ）との積値は次の式（１）
の関係を満足する様に設定すると良いとされる。 ｎ1 ・ｔ1 ≧ ｎ2 ・ｔ2 ・・・・・式（１） 即ち、バンドギャップの小さいＧａＩｎＡｓ感磁層のキ
ャリア濃度と膜厚の積値が、よりバンドギャップの大き
いＩｎＰ緩衝層のそれ以上となる様に設定されている。
ＩｎＰのバンドギャップは約１．３４ｅＶであり、Ｉｎ
Ｐと格子整合するＧａ0.47Ｉｎ0.53Ａｓのバンドギャッ
プは約０．８６ｅＶである（Ｈ．Ｃ．Ｃａｓｅｙ ａｎ
ｄ Ｍ．Ｂ．Ｐａｎｉｓｈ「ＨＥＴＥＲＯ ＳＴＲＵＣ
ＴＵＲＥＬＡＳＥＲＳ」−Ｐａｒｔ Ｂ，Ａｃｄｅｍｉ
ｃ Ｐｒｅｓｓ、１９７８、ｐ．１６）。
緩衝層のキャリア濃度（ｎ2 ｃｍ-3）と膜厚（ｔ2 ｃ
ｍ）との積値とＧａＩｎＡｓ感磁層のキャリア濃度（ｎ
1 ｃｍ-3）と膜厚（ｔ1 ｃｍ）との積値は次の式（１）
の関係を満足する様に設定すると良いとされる。 ｎ1 ・ｔ1 ≧ ｎ2 ・ｔ2 ・・・・・式（１） 即ち、バンドギャップの小さいＧａＩｎＡｓ感磁層のキ
ャリア濃度と膜厚の積値が、よりバンドギャップの大き
いＩｎＰ緩衝層のそれ以上となる様に設定されている。
ＩｎＰのバンドギャップは約１．３４ｅＶであり、Ｉｎ
Ｐと格子整合するＧａ0.47Ｉｎ0.53Ａｓのバンドギャッ
プは約０．８６ｅＶである（Ｈ．Ｃ．Ｃａｓｅｙ ａｎ
ｄ Ｍ．Ｂ．Ｐａｎｉｓｈ「ＨＥＴＥＲＯ ＳＴＲＵＣ
ＴＵＲＥＬＡＳＥＲＳ」−Ｐａｒｔ Ｂ，Ａｃｄｅｍｉ
ｃ Ｐｒｅｓｓ、１９７８、ｐ．１６）。
【０００７】従来からの一般的なｎ1 は１０16ｃｍ-3前
後でｔ1 は４００ｎｍ程度である。また、ｎ2 は１０15
ｃｍ-3前後で、ｔ2 は１００〜２００ｎｍである（奥山
忍他、第５３回応用物理学会学術講演会予稿集、１９
９２、１６ａ−ＳＺＣ−１６）。
後でｔ1 は４００ｎｍ程度である。また、ｎ2 は１０15
ｃｍ-3前後で、ｔ2 は１００〜２００ｎｍである（奥山
忍他、第５３回応用物理学会学術講演会予稿集、１９
９２、１６ａ−ＳＺＣ−１６）。
【０００８】バンドギャップの異なる半導体層を直接、
ヘテロ接合させても式（１）に示す関係を満たしていれ
ば或る程度の高電子移動度は得られていた。室温移動度
としてはほぼ１２，０００ｃｍ2 ／Ｖ・ｓが得られてい
る（小沼 賢二郎他、第５３回応用物理学会学術講演会
予稿集、１９９２、１８ａ−ＺＥ−３）。ＧａＩｎＡｓ
ホール素子の積感度としては入力抵抗１１００Ωで約７
５ｍＶ／ｍＡ・ｋＧの積感度が得られている（奥山 忍
他、第５３回応用物理学会学術講演会予稿集、１９９
２、１６ａ−ＳＺＣ−１６）。
ヘテロ接合させても式（１）に示す関係を満たしていれ
ば或る程度の高電子移動度は得られていた。室温移動度
としてはほぼ１２，０００ｃｍ2 ／Ｖ・ｓが得られてい
る（小沼 賢二郎他、第５３回応用物理学会学術講演会
予稿集、１９９２、１８ａ−ＺＥ−３）。ＧａＩｎＡｓ
ホール素子の積感度としては入力抵抗１１００Ωで約７
５ｍＶ／ｍＡ・ｋＧの積感度が得られている（奥山 忍
他、第５３回応用物理学会学術講演会予稿集、１９９
２、１６ａ−ＳＺＣ−１６）。
【０００９】しかし、これらの２層を直接ヘテロ接合さ
せた構成にあっては、安定して高い電子移動度が得られ
ない欠点があった。ヘテロ接合材料の電子移動度の不安
定性は、これを母体材料とするＧａＩｎＡｓホール素子
の感度の不安定性となって現れる。図３に従来のヘテロ
接合構成からなるＧａＩｎＡｓホール素子の感度のロッ
ト毎の変動を示す。ロット毎に母体材料は異なっている
が、母体材料は同一条件で製作している。図３に示す如
く、従来の材料では得られる感度は中央値に対し±２０
％程度の不均一性が存在していた。この感度、即ち電子
移動度の不安定性が高感度のＧａＩｎＡｓホール素子を
再現性良く得る妨げとなっていた。
せた構成にあっては、安定して高い電子移動度が得られ
ない欠点があった。ヘテロ接合材料の電子移動度の不安
定性は、これを母体材料とするＧａＩｎＡｓホール素子
の感度の不安定性となって現れる。図３に従来のヘテロ
接合構成からなるＧａＩｎＡｓホール素子の感度のロッ
ト毎の変動を示す。ロット毎に母体材料は異なっている
が、母体材料は同一条件で製作している。図３に示す如
く、従来の材料では得られる感度は中央値に対し±２０
％程度の不均一性が存在していた。この感度、即ち電子
移動度の不安定性が高感度のＧａＩｎＡｓホール素子を
再現性良く得る妨げとなっていた。
【００１０】高感度のＧａＩｎＡｓホール素子を安定し
て得るには、安定して高い電子移動度を発現するヘテロ
材料の構成を考える必要がある。ヘテロ接合でもＡｌＧ
ａＡｓとＧａＡｓから構成されるヘテロ接合系もある。
高感度ホール素子用途のＡｌＧａＡｓ／ＧａＡｓ母体材
料は、ＧａＡｓ緩衝層、ＡｌＧａＡｓ電子供給層やＧａ
Ａｓコンタクト層等から構成されている（田口 隆志
他、電子情報通信学会誌Ｃ、第Ｊ７０−Ｃ巻、第５号、
１９８７年５月、７５８頁）。この様な材料構成によっ
て発現される２次元電子ガスは高い電子移動度をもたら
すため、ホール素子の高感度化に有利となるからであ
る。２次元電子ガスはＡｌＧａＡｓとＧａＡｓとのヘテ
ロ接合によって形成され、ＧａＡｓ緩衝層側に出現す
る。２次元電子は基本的にはバンドギャップや電子親和
力に差がある２つの半導体材料のヘテロ接合によって得
られるものであるから、図４に示す様な簡略された構造
でも発現される。ＧａＡｓ／ＡｌＧａＡｓヘテロ接合の
場合、２次元電子が走行する層との意味から、ＧａＡｓ
緩衝層はチャネル層と称されることもある。
て得るには、安定して高い電子移動度を発現するヘテロ
材料の構成を考える必要がある。ヘテロ接合でもＡｌＧ
ａＡｓとＧａＡｓから構成されるヘテロ接合系もある。
高感度ホール素子用途のＡｌＧａＡｓ／ＧａＡｓ母体材
料は、ＧａＡｓ緩衝層、ＡｌＧａＡｓ電子供給層やＧａ
Ａｓコンタクト層等から構成されている（田口 隆志
他、電子情報通信学会誌Ｃ、第Ｊ７０−Ｃ巻、第５号、
１９８７年５月、７５８頁）。この様な材料構成によっ
て発現される２次元電子ガスは高い電子移動度をもたら
すため、ホール素子の高感度化に有利となるからであ
る。２次元電子ガスはＡｌＧａＡｓとＧａＡｓとのヘテ
ロ接合によって形成され、ＧａＡｓ緩衝層側に出現す
る。２次元電子は基本的にはバンドギャップや電子親和
力に差がある２つの半導体材料のヘテロ接合によって得
られるものであるから、図４に示す様な簡略された構造
でも発現される。ＧａＡｓ／ＡｌＧａＡｓヘテロ接合の
場合、２次元電子が走行する層との意味から、ＧａＡｓ
緩衝層はチャネル層と称されることもある。
【００１１】ＧａＡｓ／ＡｌＧａＡｓヘテロ接合系で
は、高い電子移動度を安定して得るためにＧａＡｓから
なる緩衝（チャネル）層（１１２）と、よりバンドギャ
ップの大きなＡｌＧａＡｓからなる電子供給層（１１
４）との中間にＡｌＧａＡｓ挿入層（１１３）を挿入し
ている。ＡｌＧａＡｓ挿入層（１１３）とＧａＡｓ緩衝
層（１１２）とのヘテロ界面（１１５）に形成される２
次元電子ガスの移動度の向上を図るためである。２次元
電子ガスの移動度が向上すればホール素子の高感度化が
果たせるからである。
は、高い電子移動度を安定して得るためにＧａＡｓから
なる緩衝（チャネル）層（１１２）と、よりバンドギャ
ップの大きなＡｌＧａＡｓからなる電子供給層（１１
４）との中間にＡｌＧａＡｓ挿入層（１１３）を挿入し
ている。ＡｌＧａＡｓ挿入層（１１３）とＧａＡｓ緩衝
層（１１２）とのヘテロ界面（１１５）に形成される２
次元電子ガスの移動度の向上を図るためである。２次元
電子ガスの移動度が向上すればホール素子の高感度化が
果たせるからである。
【００１２】しかし、上記のＡｌＧａＡｓ／ＧａＡｓヘ
テロ系では、ＧａＡｓ緩衝層（１１２）とＡｌＧａＡｓ
電子供給層（１１４）のｎ・ｔ積値は次の式（２）の関
係にある。 ｎ3 ・ｔ3 ＜ ｎ4 ・ｔ4 ・・・・・式（２） ここで、ｎ3 、ｔ3 は各々、ＧａＡｓ緩衝層の、ｎ4 、
ｔ4 はＡｌＧａＡｓ電子供給層のキャリア濃度と膜厚を
示す。即ち、従来のホール素子用途のヘテロ接合材料に
於いては、ＧａＩｎＡｓホール素子用途のＧａＩｎＡｓ
／ＩｎＰ系ヘテロ材料とは反対に、バンドギャップが大
きい半導体層のｎ・ｔ積がバンドギャップのより小さい
半導体層のそれを遥かに上回っている。
テロ系では、ＧａＡｓ緩衝層（１１２）とＡｌＧａＡｓ
電子供給層（１１４）のｎ・ｔ積値は次の式（２）の関
係にある。 ｎ3 ・ｔ3 ＜ ｎ4 ・ｔ4 ・・・・・式（２） ここで、ｎ3 、ｔ3 は各々、ＧａＡｓ緩衝層の、ｎ4 、
ｔ4 はＡｌＧａＡｓ電子供給層のキャリア濃度と膜厚を
示す。即ち、従来のホール素子用途のヘテロ接合材料に
於いては、ＧａＩｎＡｓホール素子用途のＧａＩｎＡｓ
／ＩｎＰ系ヘテロ材料とは反対に、バンドギャップが大
きい半導体層のｎ・ｔ積がバンドギャップのより小さい
半導体層のそれを遥かに上回っている。
【００１３】ヘテロ界面に挿入される図４のＡｌＧａＡ
ｓ挿入層（１１３）に相当する半導体層は、同図に示す
電子供給層（１１４）と同一の半導体で構成されるのが
通例である。即ち、ｎ・ｔ積値の大きい半導体層と同一
の物質で構成されている。ＡｌＧａＡｓ／ＧａＡｓヘテ
ロ系に限らずＧａＩｎＡｓ／ＡｌＩｎＡｓからなるホー
ル素子用途ヘテロ接合材料にあっても、ヘテロ界面に挿
入される半導体層はヘテロ接合を構成する半導体材料の
内、バンドギャップがより大きな半導体材料からなる電
子供給層と同じ半導体材料、即ちＡｌＩｎＡｓから構成
されている（Ｙ．ＳＵＧＩＹＡＭＡ、ＴＥＣＨＮＩＣＡ
Ｌ ＤＩＧＥＳＴ ＯＦ １１ＴＨ ＳＥＮＳＯＲ Ｓ
ＹＭＰＯＳＩＵＭ、１９９２、７９〜８２頁）。
ｓ挿入層（１１３）に相当する半導体層は、同図に示す
電子供給層（１１４）と同一の半導体で構成されるのが
通例である。即ち、ｎ・ｔ積値の大きい半導体層と同一
の物質で構成されている。ＡｌＧａＡｓ／ＧａＡｓヘテ
ロ系に限らずＧａＩｎＡｓ／ＡｌＩｎＡｓからなるホー
ル素子用途ヘテロ接合材料にあっても、ヘテロ界面に挿
入される半導体層はヘテロ接合を構成する半導体材料の
内、バンドギャップがより大きな半導体材料からなる電
子供給層と同じ半導体材料、即ちＡｌＩｎＡｓから構成
されている（Ｙ．ＳＵＧＩＹＡＭＡ、ＴＥＣＨＮＩＣＡ
Ｌ ＤＩＧＥＳＴ ＯＦ １１ＴＨ ＳＥＮＳＯＲ Ｓ
ＹＭＰＯＳＩＵＭ、１９９２、７９〜８２頁）。
【００１４】従来のホール素子用途のヘテロ接合系にあ
っては、ヘテロ界面に挿入される半導体層の伝導形は通
常Ｐ型であり、そのキャリア濃度は１０14〜１０15ｃｍ
-3である。膜厚は２〜１０ｎｍが一般的であるが、バン
ドギャップのより大きな半導体材料から構成される電子
供給層の膜厚に対しての規定は従来から設けられていな
い。また、図４に例示したＧａＡｓ緩衝層（１１２）も
Ｐ型が一般的であり、そのキャリア濃度は１０14〜１０
15ｃｍ-3とヘテロ界面に挿入される半導体層（例えば図
４のＡｌＧａＡｓ層（１１３））のそれとほぼ同一であ
る。緩衝層の膜厚は１００〜５００ｎｍが一般的であ
る。従って、ＡｌＧａＡｓ／ＧａＡｓヘテロ系を例にす
ると緩衝層と挿入層のｎ・ｔ積の関係は次の式（３）で
示される関係にある。 （ｎ・ｔ）GaAs ＞ （ｎ・ｔ）AlGaAs ・・・・・式（３） 式（３）の左項はＧａＡｓ緩衝層の、右項はＡｌＧａＡ
ｓ電子供給層のｎ・ｔ積を各々、示す。即ち、従来は挿
入層のｎ・ｔ積はＡｌＧａＡｓに比べバンドギャップが
小さいＧａＡｓのｎ・ｔ積を下回っているのが通例であ
った。従って、例えば緩衝層と感磁層との２層をヘテロ
接合させたホール素子用途の材料系に於いて、ヘテロ接
合を構成する半導体層の内、よりバンドギャップの小さ
な半導体層のｎ・ｔ積値以下である半導体挿入層を設け
ることはなかった。
っては、ヘテロ界面に挿入される半導体層の伝導形は通
常Ｐ型であり、そのキャリア濃度は１０14〜１０15ｃｍ
-3である。膜厚は２〜１０ｎｍが一般的であるが、バン
ドギャップのより大きな半導体材料から構成される電子
供給層の膜厚に対しての規定は従来から設けられていな
い。また、図４に例示したＧａＡｓ緩衝層（１１２）も
Ｐ型が一般的であり、そのキャリア濃度は１０14〜１０
15ｃｍ-3とヘテロ界面に挿入される半導体層（例えば図
４のＡｌＧａＡｓ層（１１３））のそれとほぼ同一であ
る。緩衝層の膜厚は１００〜５００ｎｍが一般的であ
る。従って、ＡｌＧａＡｓ／ＧａＡｓヘテロ系を例にす
ると緩衝層と挿入層のｎ・ｔ積の関係は次の式（３）で
示される関係にある。 （ｎ・ｔ）GaAs ＞ （ｎ・ｔ）AlGaAs ・・・・・式（３） 式（３）の左項はＧａＡｓ緩衝層の、右項はＡｌＧａＡ
ｓ電子供給層のｎ・ｔ積を各々、示す。即ち、従来は挿
入層のｎ・ｔ積はＡｌＧａＡｓに比べバンドギャップが
小さいＧａＡｓのｎ・ｔ積を下回っているのが通例であ
った。従って、例えば緩衝層と感磁層との２層をヘテロ
接合させたホール素子用途の材料系に於いて、ヘテロ接
合を構成する半導体層の内、よりバンドギャップの小さ
な半導体層のｎ・ｔ積値以下である半導体挿入層を設け
ることはなかった。
【００１５】
【発明が解決しようとする課題】ヘテロ接合を構成する
ｎ・ｔ積の関係が式（２）とは逆の式（１）の関係にあ
るホール素子用途のＧａＩｎＡｓ／ＩｎＰヘテロ接合系
に於いては、従来からヘテロ界面に半導体層を挿入し、
素子の感度を向上させる試みはなされていない。従っ
て、バンドギャップの小さい半導体層のｎ・ｔ積がより
バンドギャップの高い半導体層のそれ以上であるヘテロ
接合系に於いて、挿入する半導体層が具備すべき要件も
明確とはなっていない。これが明確となれば高感度のＧ
ａＩｎＡｓホール素子を安定して得るに寄与するところ
大である。本発明では、ＧａＩｎＡｓ／ＩｎＰヘテロ接
合系により高電子移動度を安定して再現良く得るために
ヘテロ界面に挿入すべき半導体層が具備すべき要件を明
確にすることを目的とする。
ｎ・ｔ積の関係が式（２）とは逆の式（１）の関係にあ
るホール素子用途のＧａＩｎＡｓ／ＩｎＰヘテロ接合系
に於いては、従来からヘテロ界面に半導体層を挿入し、
素子の感度を向上させる試みはなされていない。従っ
て、バンドギャップの小さい半導体層のｎ・ｔ積がより
バンドギャップの高い半導体層のそれ以上であるヘテロ
接合系に於いて、挿入する半導体層が具備すべき要件も
明確とはなっていない。これが明確となれば高感度のＧ
ａＩｎＡｓホール素子を安定して得るに寄与するところ
大である。本発明では、ＧａＩｎＡｓ／ＩｎＰヘテロ接
合系により高電子移動度を安定して再現良く得るために
ヘテロ界面に挿入すべき半導体層が具備すべき要件を明
確にすることを目的とする。
【００１６】
【課題を解決するための手段】本発明はキャリア濃度が
ｎ1 で膜厚がｔ1 であるＧａＩｎＡｓ感磁層と、ｎ1×
ｔ1 以下のキャリア濃度（ｎ2 ）と膜厚（ｔ2 ）との積
値を有するＩｎＰ緩衝層とのヘテロ接合からなるＧａＩ
ｎＡｓホール素子に於いて、該ＧａＩｎＡｓとＩｎＰと
の中間にｎ・ｔ積値が特定範囲に規定されたＮ型のＩｎ
Ｐ半導体層を具備させることにより、安定して高い電子
移動度を顕現すると共に高感度のＧａＩｎＡｓホール素
子を良好な再現性をもって与えるものである。
ｎ1 で膜厚がｔ1 であるＧａＩｎＡｓ感磁層と、ｎ1×
ｔ1 以下のキャリア濃度（ｎ2 ）と膜厚（ｔ2 ）との積
値を有するＩｎＰ緩衝層とのヘテロ接合からなるＧａＩ
ｎＡｓホール素子に於いて、該ＧａＩｎＡｓとＩｎＰと
の中間にｎ・ｔ積値が特定範囲に規定されたＮ型のＩｎ
Ｐ半導体層を具備させることにより、安定して高い電子
移動度を顕現すると共に高感度のＧａＩｎＡｓホール素
子を良好な再現性をもって与えるものである。
【００１７】ＧａＩｎＡｓとＩｎＰとの中間に具備する
半導体層、即ちＧａＩｎＡｓ／ＩｎＰヘテロ界面に挿入
する半導体層の、キャリア濃度と膜厚の積値（ｎ・ｔ）
はｎ1 ・ｔ1 以下とする。ｎ1 ・ｔ1 以上とすると逆に
電子移動度の低下が顕著となるからである。但し、０．
００８・ｎ2 ・ｔ2 以上とする。０．００８・ｎ2・ｔ2
以下とすると電子移動度の低下が生ずる。即ち、ｎ・
ｔ積値は式（４）の範囲とする。 ０．００８・ｎ2 ・ｔ2 ≦ｎ・ｔ≦ｎ1 ・ｔ1 ・・・・・式（４）
半導体層、即ちＧａＩｎＡｓ／ＩｎＰヘテロ界面に挿入
する半導体層の、キャリア濃度と膜厚の積値（ｎ・ｔ）
はｎ1 ・ｔ1 以下とする。ｎ1 ・ｔ1 以上とすると逆に
電子移動度の低下が顕著となるからである。但し、０．
００８・ｎ2 ・ｔ2 以上とする。０．００８・ｎ2・ｔ2
以下とすると電子移動度の低下が生ずる。即ち、ｎ・
ｔ積値は式（４）の範囲とする。 ０．００８・ｎ2 ・ｔ2 ≦ｎ・ｔ≦ｎ1 ・ｔ1 ・・・・・式（４）
【００１８】ヘテロ界面に挿入する半導体層の一例とし
てはＮ型のＩｎＰがある。ＩｎＰよりも大きなバンドギ
ャップの半導体層を挿入した場合でも電子移動度を向上
させるには効果がある。これに該当する半導体材料には
ＧａＡｓやＡｌＩｎＰなどがある。しかし、ＧａＩｎＡ
ｓホール素子は高い電子移動度を得るためにＩｎＰと格
子整合する半導体系から構成されている。しかも、Ｇａ
ＩｎＡｓ感磁層はＩｎＰ緩衝上に堆積するのが一般的で
ある。従って、ＩｎＰ緩衝層上にはＩｎＰ層を堆積する
のが成長操作からも簡便である。
てはＮ型のＩｎＰがある。ＩｎＰよりも大きなバンドギ
ャップの半導体層を挿入した場合でも電子移動度を向上
させるには効果がある。これに該当する半導体材料には
ＧａＡｓやＡｌＩｎＰなどがある。しかし、ＧａＩｎＡ
ｓホール素子は高い電子移動度を得るためにＩｎＰと格
子整合する半導体系から構成されている。しかも、Ｇａ
ＩｎＡｓ感磁層はＩｎＰ緩衝上に堆積するのが一般的で
ある。従って、ＩｎＰ緩衝層上にはＩｎＰ層を堆積する
のが成長操作からも簡便である。
【００１９】挿入するＩｎＰ層は従来の挿入層の如くＰ
型とはしない。ホール素子用途のＧａＩｎＡｓ／ＩｎＰ
ヘテロ系にあっては、Ｐ型ＩｎＰ層を挿入することによ
り、得られる電子移動度が低下するからである。Ｎ型の
ＩｎＰ層はＩｎＰにドナーとして作用する不純物をドー
ピングすれば得られる。ＩｎＰのドナー不純物としては
元素周期律表の第IV族に属するＳｉや第VI族のＳやＳｅ
などがある。
型とはしない。ホール素子用途のＧａＩｎＡｓ／ＩｎＰ
ヘテロ系にあっては、Ｐ型ＩｎＰ層を挿入することによ
り、得られる電子移動度が低下するからである。Ｎ型の
ＩｎＰ層はＩｎＰにドナーとして作用する不純物をドー
ピングすれば得られる。ＩｎＰのドナー不純物としては
元素周期律表の第IV族に属するＳｉや第VI族のＳやＳｅ
などがある。
【００２０】Ｎ型ＩｎＰ挿入層のキャリア濃度は５×１
０15ｃｍ-3、好ましくは１×１０14〜１×１０15ｃｍ-3
以下とする。キャリア濃度がこの値を越えると電子移動
度の低下をもたらす。キャリア濃度はドナー不純物のド
ーピング量を調節すれば達成される。また、ＩｎＰ挿入
層の膜厚は１０ｎｍ前後とするのが都合が良い。緩衝層
とするＩｎＰ層のキャリア濃度（ｎ2 ）は２×１０15ｃ
ｍ-3程度で、膜厚（ｔ2 ）は１００ｎｍ前後である。従
って、ｎ2 ・ｔ2 の積値以下の条件は満たされる。挿入
層の膜厚は挿入層を構成する半導体層についての成長速
度を基に成長時間を調節すれば制御できる。
０15ｃｍ-3、好ましくは１×１０14〜１×１０15ｃｍ-3
以下とする。キャリア濃度がこの値を越えると電子移動
度の低下をもたらす。キャリア濃度はドナー不純物のド
ーピング量を調節すれば達成される。また、ＩｎＰ挿入
層の膜厚は１０ｎｍ前後とするのが都合が良い。緩衝層
とするＩｎＰ層のキャリア濃度（ｎ2 ）は２×１０15ｃ
ｍ-3程度で、膜厚（ｔ2 ）は１００ｎｍ前後である。従
って、ｎ2 ・ｔ2 の積値以下の条件は満たされる。挿入
層の膜厚は挿入層を構成する半導体層についての成長速
度を基に成長時間を調節すれば制御できる。
【００２１】Ｎ型ＩｎＰ層を挿入するには、実際は半絶
縁性のＩｎＰ単結晶基板上にＩｎＰ緩衝層を先ず堆積さ
せる。次にＮ型ＩｎＰ層をＩｎＰ緩衝層上に堆積する。
更に、ＧａＩｎＡｓ感磁層を堆積する。これにより、結
果としてＮ型ＩｎＰ挿入層がＩｎＰ緩衝層とＧａＩｎＡ
ｓ感磁層の中間、即ちＩｎＰ緩衝層／ＧａＩｎＡｓ感磁
層ヘテロ界面に存在することとなる。
縁性のＩｎＰ単結晶基板上にＩｎＰ緩衝層を先ず堆積さ
せる。次にＮ型ＩｎＰ層をＩｎＰ緩衝層上に堆積する。
更に、ＧａＩｎＡｓ感磁層を堆積する。これにより、結
果としてＮ型ＩｎＰ挿入層がＩｎＰ緩衝層とＧａＩｎＡ
ｓ感磁層の中間、即ちＩｎＰ緩衝層／ＧａＩｎＡｓ感磁
層ヘテロ界面に存在することとなる。
【００２２】感磁層とするＧａX Ｉｎ1-X Ａｓ層の組成
比（ｘ）は０．３７≦ｘ≦０．５７とすると良い。Ｉｎ
Ｐとの格子整合するｘ＝０．４７から組成比がずれるに
伴い、発現される電子移動度が低下するからである。
比（ｘ）は０．３７≦ｘ≦０．５７とすると良い。Ｉｎ
Ｐとの格子整合するｘ＝０．４７から組成比がずれるに
伴い、発現される電子移動度が低下するからである。
【００２３】上記のＧａＩｎＡｓやＩｎＰ層の成長方法
には、特に制限はなく液相エピタキシャル成長法（ＬＰ
Ｅ法）、分子線エピタキシャル成長法（ＭＢＥ法）や有
機金属熱分解気相成長法、いわゆるＭＯＶＰＥ（ＭＯＣ
ＶＤ法とかＯＭＶＰＥ法とも呼ばれる場合もある。）が
ある。或はまたＭＯＶＰＥとＭＢＥ双方を複合させたＭ
Ｏ・ＭＢＥ法などでも良い。
には、特に制限はなく液相エピタキシャル成長法（ＬＰ
Ｅ法）、分子線エピタキシャル成長法（ＭＢＥ法）や有
機金属熱分解気相成長法、いわゆるＭＯＶＰＥ（ＭＯＣ
ＶＤ法とかＯＭＶＰＥ法とも呼ばれる場合もある。）が
ある。或はまたＭＯＶＰＥとＭＢＥ双方を複合させたＭ
Ｏ・ＭＢＥ法などでも良い。
【００２４】ホール素子を形成するには特殊なプロセス
技術を必要としない。公知のプロセス技術を用いて形成
すれば良い。
技術を必要としない。公知のプロセス技術を用いて形成
すれば良い。
【００２５】
【作用】ＩｎＰ挿入層をＧａＩｎＡｓ感磁層とＩｎＰ緩
衝層との中間に存在させることにより、高電子移動度を
安定して顕現する作用を有す。
衝層との中間に存在させることにより、高電子移動度を
安定して顕現する作用を有す。
【００２６】
【実施例】本発明を実施例を基に詳細に説明する。図１
は本発明に係わる材料から構成されるホール素子の平面
模式図である。また、図２は図１に示した平面模式図の
破線Ａ−Ａ’の方向に沿った断面模式図である。基板
（１０１）には比抵抗が約１０6 Ω・ｃｍの面方位｛１
００｝の半絶縁性ＩｎＰ単結晶を用いた。
は本発明に係わる材料から構成されるホール素子の平面
模式図である。また、図２は図１に示した平面模式図の
破線Ａ−Ａ’の方向に沿った断面模式図である。基板
（１０１）には比抵抗が約１０6 Ω・ｃｍの面方位｛１
００｝の半絶縁性ＩｎＰ単結晶を用いた。
【００２７】ＩｎＰ基板（１０１）上にはＩｎＰ緩衝層
（１０２）を常圧ＭＯＶＰＥ法で堆積させた。ＩｎＰ緩
衝層（１０２）はアンドープ層でキャリア濃度は約２×
１０15ｃｍ-3であった。膜厚は約１００ｎｍとした。成
長温度は６１０℃とした。
（１０２）を常圧ＭＯＶＰＥ法で堆積させた。ＩｎＰ緩
衝層（１０２）はアンドープ層でキャリア濃度は約２×
１０15ｃｍ-3であった。膜厚は約１００ｎｍとした。成
長温度は６１０℃とした。
【００２８】ＩｎＰ緩衝層（１０２）上には挿入層とな
すＮ型のＩｎＰ層（１０３）を堆積した。成長方式、成
長温度共にＩｎＰ緩衝層（１０２）の成長と同一とし
た。採用した成長条件下ではアンドープでもＮ型を呈す
るＩｎＰ層が得られたため、故意にドーピングによって
Ｎ型ＩｎＰ層を得たわけではない。キャリア濃度は８×
１０14ｃｍ-3とした。膜厚は１０ｎｍとした。従って、
ＩｎＰ挿入層（１０３）のキャリア濃度と膜厚の積値は
ＩｎＰ緩衝層（１０２）の積値の１／２５となった。
すＮ型のＩｎＰ層（１０３）を堆積した。成長方式、成
長温度共にＩｎＰ緩衝層（１０２）の成長と同一とし
た。採用した成長条件下ではアンドープでもＮ型を呈す
るＩｎＰ層が得られたため、故意にドーピングによって
Ｎ型ＩｎＰ層を得たわけではない。キャリア濃度は８×
１０14ｃｍ-3とした。膜厚は１０ｎｍとした。従って、
ＩｎＰ挿入層（１０３）のキャリア濃度と膜厚の積値は
ＩｎＰ緩衝層（１０２）の積値の１／２５となった。
【００２９】ＩｎＰ挿入層（１０３）上にはＮ型のＧａ
0.48Ｉｎ0.53Ａｓ感磁層（１０４）を成長させた。成長
法は同じくシクロペンタジエニルＩｎ（Ｃ5 Ｈ5 Ｉｎ）
とトリメチルＧａを用いた常圧ＭＯＶＰＥ法である。Ａ
ｓ源としてはアルシン（ＡｓＨ3 ）を用いた。成長温度
は６１０℃とした。同層（１０４）のキャリア濃度は２
×１０18ｃｍ-3であった。膜厚は約１２０ｎｍとした。
0.48Ｉｎ0.53Ａｓ感磁層（１０４）を成長させた。成長
法は同じくシクロペンタジエニルＩｎ（Ｃ5 Ｈ5 Ｉｎ）
とトリメチルＧａを用いた常圧ＭＯＶＰＥ法である。Ａ
ｓ源としてはアルシン（ＡｓＨ3 ）を用いた。成長温度
は６１０℃とした。同層（１０４）のキャリア濃度は２
×１０18ｃｍ-3であった。膜厚は約１２０ｎｍとした。
【００３０】次にＧａ0.48Ｉｎ0.53Ａｓ層（１０４）表
面を通常の有機フォトレジスト材で被覆した。その後、
公知のフォトリソグラフィー技術とエッチング技術を駆
使し、入・出力電極を形成すべき領域並びに磁気感応部
となす領域（１０５）をメサ（ｍｅｓａ）形状に加工し
た。
面を通常の有機フォトレジスト材で被覆した。その後、
公知のフォトリソグラフィー技術とエッチング技術を駆
使し、入・出力電極を形成すべき領域並びに磁気感応部
となす領域（１０５）をメサ（ｍｅｓａ）形状に加工し
た。
【００３１】その後Ｇａ0.48Ｉｎ0.53Ａｓ層（１０４）
の表面を再び有機レジスト材で全面に亘り被覆した。次
に各々一対をなす入力電極（１０６）と出力電極（１０
７）を形成すべき領域の上記レジスト材のみを公知のフ
ォトリソグラフィ技術を利用して除去し、Ｇａ0.48Ｉｎ
0.53Ａｓ層（１０４）の表面を露出させた。然る後、Ｇ
ｅを重量で約１３％程度含むＡｕ・Ｇｅ合金を真空蒸着
した。その後、当該ウエハを有機溶剤混合液に浸し、レ
ジスト材を剥離すると同時に蒸着によってレジスト材上
に被着した素子の製作上、不要となるＡｕ・Ｇｅ合金膜
をいわゆるリフトオフ法で除去した。次に、電極となる
合金膜を被着させたウエハを温度４２０℃で数分間、オ
ーミック性電極を得るためにアロイングした。
の表面を再び有機レジスト材で全面に亘り被覆した。次
に各々一対をなす入力電極（１０６）と出力電極（１０
７）を形成すべき領域の上記レジスト材のみを公知のフ
ォトリソグラフィ技術を利用して除去し、Ｇａ0.48Ｉｎ
0.53Ａｓ層（１０４）の表面を露出させた。然る後、Ｇ
ｅを重量で約１３％程度含むＡｕ・Ｇｅ合金を真空蒸着
した。その後、当該ウエハを有機溶剤混合液に浸し、レ
ジスト材を剥離すると同時に蒸着によってレジスト材上
に被着した素子の製作上、不要となるＡｕ・Ｇｅ合金膜
をいわゆるリフトオフ法で除去した。次に、電極となる
合金膜を被着させたウエハを温度４２０℃で数分間、オ
ーミック性電極を得るためにアロイングした。
【００３２】更に、当該入・出力用の電極（１０６及び
１０７）と電気的に連結させてパッド電極（１０８）を
各電極に設けた。該パッド電極（１０８）は、上記の如
くメサエッチングにより露出させたＩｎＰ単結晶基板
（１０１）の表層部に載置した。
１０７）と電気的に連結させてパッド電極（１０８）を
各電極に設けた。該パッド電極（１０８）は、上記の如
くメサエッチングにより露出させたＩｎＰ単結晶基板
（１０１）の表層部に載置した。
【００３３】次に、上記工程を経たヘテロ接合材料の表
面の入・出力電極部以外の領域をプラズマＣＶＤ法によ
り二酸化珪素膜（１０９）で被覆した。また、当該酸化
膜の堆積膜厚は、約４００ｎｍとした。
面の入・出力電極部以外の領域をプラズマＣＶＤ法によ
り二酸化珪素膜（１０９）で被覆した。また、当該酸化
膜の堆積膜厚は、約４００ｎｍとした。
【００３４】更に、素子の表面全体を再び一般のフォト
レジスト材で覆い、ウエハの全面に形成されたホール素
子を単体に分離しホール素子チップとなすためのダイシ
ングライン（１１０）を形成すべくパターニングを施し
た。然る後、ダイシングライン（１１０）に相当する部
分に於いて、直下に存在する酸化膜（１０９）、Ｇａ
0.48Ｉｎ0.53Ａｓ層（１０４）及びＩｎＰ挿入層（１０
３）を順次、エッチングにより除去した。更に、エッチ
ングを進め、ＩｎＰ単結晶基板（１０１）の表層部に至
る迄、エッチングし、ダイシングライン（１１０）とし
た。
レジスト材で覆い、ウエハの全面に形成されたホール素
子を単体に分離しホール素子チップとなすためのダイシ
ングライン（１１０）を形成すべくパターニングを施し
た。然る後、ダイシングライン（１１０）に相当する部
分に於いて、直下に存在する酸化膜（１０９）、Ｇａ
0.48Ｉｎ0.53Ａｓ層（１０４）及びＩｎＰ挿入層（１０
３）を順次、エッチングにより除去した。更に、エッチ
ングを進め、ＩｎＰ単結晶基板（１０１）の表層部に至
る迄、エッチングし、ダイシングライン（１１０）とし
た。
【００３５】形成したホール素子の電気的特性を評価し
た。その結果を表１に纏めた。従来のホール素子の特性
も評価した。従来のホール素子とは本発明によるホール
素子とエピタキシャル層の構成は同一であるが、ＧａＩ
ｎＡｓとＩｎＰとの中間にＩｎＰ層を挿入した材料から
形成した素子である。入力抵抗は双方共に１〜１．５ｋ
Ωであった。本発明によるホール素子では従来の素子に
比べ高い電子移動度が得られた。また、積感度も向上し
た。本発明により得られた積感度は従来、高移動度電界
効果型トランジスタ用途と類似の複雑な構造で得られて
いる高感度ホールのそれと同等であった。更に、得られ
る電子移動度も安定した。合計２０ロットに於ける電子
移動度の変動は、中央値である１０８３０ｃｍ2 ／Ｖ・
ｓに対し±５．２％で従来の約１／４に抑制された。
た。その結果を表１に纏めた。従来のホール素子の特性
も評価した。従来のホール素子とは本発明によるホール
素子とエピタキシャル層の構成は同一であるが、ＧａＩ
ｎＡｓとＩｎＰとの中間にＩｎＰ層を挿入した材料から
形成した素子である。入力抵抗は双方共に１〜１．５ｋ
Ωであった。本発明によるホール素子では従来の素子に
比べ高い電子移動度が得られた。また、積感度も向上し
た。本発明により得られた積感度は従来、高移動度電界
効果型トランジスタ用途と類似の複雑な構造で得られて
いる高感度ホールのそれと同等であった。更に、得られ
る電子移動度も安定した。合計２０ロットに於ける電子
移動度の変動は、中央値である１０８３０ｃｍ2 ／Ｖ・
ｓに対し±５．２％で従来の約１／４に抑制された。
【００３６】
【表１】
【００３７】
【発明の効果】高い電子移動度を発現し、ＧａＩｎＡｓ
ホール素子を高感度化を果たす効果がある。
ホール素子を高感度化を果たす効果がある。
【図１】本発明に係わるホール素子の平面模式図であ
る。
る。
【図２】図１に示すホール素子の平面模式図の線Ａ−
Ａ’に沿った断面模式図である。
Ａ’に沿った断面模式図である。
【図３】従来の構成のＧａＩｎＡｓホール素子のロット
毎の感度の変動を示す図である。
毎の感度の変動を示す図である。
【図４】従来の高電子移動度トランジスタ用途のエピタ
キシャルウェーハ構造の一例を示す断面図である。
キシャルウェーハ構造の一例を示す断面図である。
（１０１） ＩｎＰ単結晶基板
（１０２） ＩｎＰ緩衝層
（１０３） ＩｎＰ挿入層
（１０４） ＧａＩｎＡｓ感磁層
（１０５） 磁気感応部層領域
（１０６） 入力電極
（１０７） 出力電極
（１０８） パッド電極
（１０９） 酸化膜
（１１０） ダイシングライン
（１１１） ＧａＡｓ基板
（１１２） ＧａＡｓチャネル層
（１１３） ＡｌＧａＡｓ挿入層
（１１４） ＡｌＧａＡｓ電子供給層
（１１５） ヘテロ界面
─────────────────────────────────────────────────────
フロントページの続き
(56)参考文献 特開 平５−275767（ＪＰ，Ａ
特開 平５−327059（ＪＰ，Ａ)
特開 平７−211954（ＪＰ，Ａ)
特開 平６−77556（ＪＰ，Ａ)
特開 平６−244475（ＪＰ，Ａ)
1992年秋季第53回応用物理学会学術講
演会講演予稿集，Ｎｏ．３，ｐ．1078
(58)調査した分野(Int.Cl.7，ＤＢ名)
H01L 43/06
G01R 33/07
Claims (2)
- 【請求項１】 キャリア濃度がｎ1 で膜厚がｔ1 である
ＧａＩｎＡｓ感磁層と、キャリア濃度がｎ2 で膜厚がｔ
2 のＩｎＰ緩衝層を有するＧａＩｎＡｓホール素子に於
いて、該ＧａＩｎＡｓ感磁層とＩｎＰ緩衝層との中間
に、キャリア濃度がｎで膜厚がｔであり、かつキャリア
濃度と膜厚の積値（ｎ・ｔ）が０．００８・ｎ2 ・ｔ2
≦ｎ・ｔ≦ｎ1 ・ ｔ1 の範囲にあるＮ型ＩｎＰ半導体
層を具備してなることを特徴とするホール素子。 - 【請求項２】 Ｎ型ＩｎＰ層のキャリア濃度（ｎ）が５
×１０16ｃｍ-3以下である請求項１に記載のホール素
子。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP03731894A JP3438294B2 (ja) | 1994-03-08 | 1994-03-08 | ホール素子 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP03731894A JP3438294B2 (ja) | 1994-03-08 | 1994-03-08 | ホール素子 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH07249803A JPH07249803A (ja) | 1995-09-26 |
| JP3438294B2 true JP3438294B2 (ja) | 2003-08-18 |
Family
ID=12494329
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP03731894A Expired - Fee Related JP3438294B2 (ja) | 1994-03-08 | 1994-03-08 | ホール素子 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3438294B2 (ja) |
-
1994
- 1994-03-08 JP JP03731894A patent/JP3438294B2/ja not_active Expired - Fee Related
Non-Patent Citations (2)
| Title |
|---|
| １９９２年秋季第５３回応用物理学会学術講演会講演予稿集，Ｎｏ．３，ｐ．１０７８ |
| 特開 平５−２７５７６７（ＪＰ，Ａ |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH07249803A (ja) | 1995-09-26 |
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