JP3531206B2 - ホール素子の電極構造 - Google Patents
ホール素子の電極構造Info
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Description
【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は化合物半導体ホール素
子、特にヘテロ接合ホール素子の高感度化をもたらす電
極構造に関する。
子、特にヘテロ接合ホール素子の高感度化をもたらす電
極構造に関する。
【０００２】
【従来の技術】ホール（Ｈａｌｌ）素子は一種の磁気セ
ンサーであり、回転、位置検出センサーとして広範囲に
亘り利用されている。最近では素子の高感度化の要求に
対応して、特性の温度変化も比較的小さく高感度である
ＧａＩｎＡｓとＩｎＰのヘテロ接合からなるホール素子
も開発されている（例えば奥山 忍 他、第５３回秋季
応用物理学会学術講演会講演予稿集Ｎｏ．３，１９９
２，１６ａ−ＳＺＣ−１６、１０７８頁）。高感度とな
るのは、このヘテロ系によって、高い室温電子移動度が
顕現されるからである（例えば小沼 賢二郎他、第５３
回秋季応用物理学会学術講演会講演予稿集Ｎｏ．１，１
９９２，１８ａ−ＺＥ−３、２８３頁、或いはＨｉｌｄ
ｅ Ｈａｒｄｔｄｅｇｅｎ他、Ｊ．Ｃｒｙｓｔ．Ｇｒｏ
ｗｔｈ、１１６，１９９２，５２１）。
ンサーであり、回転、位置検出センサーとして広範囲に
亘り利用されている。最近では素子の高感度化の要求に
対応して、特性の温度変化も比較的小さく高感度である
ＧａＩｎＡｓとＩｎＰのヘテロ接合からなるホール素子
も開発されている（例えば奥山 忍 他、第５３回秋季
応用物理学会学術講演会講演予稿集Ｎｏ．３，１９９
２，１６ａ−ＳＺＣ−１６、１０７８頁）。高感度とな
るのは、このヘテロ系によって、高い室温電子移動度が
顕現されるからである（例えば小沼 賢二郎他、第５３
回秋季応用物理学会学術講演会講演予稿集Ｎｏ．１，１
９９２，１８ａ−ＺＥ−３、２８３頁、或いはＨｉｌｄ
ｅ Ｈａｒｄｔｄｅｇｅｎ他、Ｊ．Ｃｒｙｓｔ．Ｇｒｏ
ｗｔｈ、１１６，１９９２，５２１）。
【０００３】高電子移動度を発現するＧａＩｎＡｓとの
ヘテロ接合材料にはＡｌＩｎＡｓがある。このヘテロ接
合系は従来から高電子移動度トランジスタに利用されて
いたが、最近では高性能ホール素子にも応用されている
（例えばＹ．Ｓｕｇｉｙａｍａ、Ｔｅｃｈｎｉｃａｌ
Ｄｉｇｅｓｔ ｏｆ １１ｔｈ Ｓｅｎｓｏｒ Ｓｙｍ
ｐｏｓｉｕｍ，１９９２，７９〜８２頁）。ＩｎＰ／Ｇ
ａＩｎＡｓ、ＡｌＩｎＡｓ／ＧａＩｎＡｓいずれのヘテ
ロ接合系でも、ホール素子となすには入力、出力電極を
形成する必要がある。
ヘテロ接合材料にはＡｌＩｎＡｓがある。このヘテロ接
合系は従来から高電子移動度トランジスタに利用されて
いたが、最近では高性能ホール素子にも応用されている
（例えばＹ．Ｓｕｇｉｙａｍａ、Ｔｅｃｈｎｉｃａｌ
Ｄｉｇｅｓｔ ｏｆ １１ｔｈ Ｓｅｎｓｏｒ Ｓｙｍ
ｐｏｓｉｕｍ，１９９２，７９〜８２頁）。ＩｎＰ／Ｇ
ａＩｎＡｓ、ＡｌＩｎＡｓ／ＧａＩｎＡｓいずれのヘテ
ロ接合系でも、ホール素子となすには入力、出力電極を
形成する必要がある。
【０００４】図３に従来のホール素子の電極の平面配置
を示す。ホール素子は対向する２対の合計４個の電極
（１０４）を必要とする。その内、２個は入力電極とな
り、他の２個は出力電極となる。使用されるヘテロ接合
材料に拘らず、電極は感磁層或いは良好なオーミック特
性を得るためのコンタクト層の表面上に形成されるのが
従来からの通例である。図４に従来のホール素子の断面
模式図を示す。この模式図は図３の破線Ｂ−Ｂ’に沿っ
た断面を示している。ただし、表面の封止材は略してあ
る。図示した素子は電極（１０４）が感磁層（１０３）
の表面上に形成されている例である。電極の厚さｄ1 は
電極へのリード線（１１０）のボンデングを果たすため
に、通常は１〜２×１０-4ｃｍである。従って、電極の
上部（１０４ｃ）はヘテロ接合の最表層（図４では（１
０３））の表面（１０３ａ）から１〜２×１０-4ｃｍの
高さに位置している。即ち、最表層の表面（１０３ａ）
と電極の上部（１０４ｃ）との間には１〜２×１０-4ｃ
ｍの段差があることとなる。
を示す。ホール素子は対向する２対の合計４個の電極
（１０４）を必要とする。その内、２個は入力電極とな
り、他の２個は出力電極となる。使用されるヘテロ接合
材料に拘らず、電極は感磁層或いは良好なオーミック特
性を得るためのコンタクト層の表面上に形成されるのが
従来からの通例である。図４に従来のホール素子の断面
模式図を示す。この模式図は図３の破線Ｂ−Ｂ’に沿っ
た断面を示している。ただし、表面の封止材は略してあ
る。図示した素子は電極（１０４）が感磁層（１０３）
の表面上に形成されている例である。電極の厚さｄ1 は
電極へのリード線（１１０）のボンデングを果たすため
に、通常は１〜２×１０-4ｃｍである。従って、電極の
上部（１０４ｃ）はヘテロ接合の最表層（図４では（１
０３））の表面（１０３ａ）から１〜２×１０-4ｃｍの
高さに位置している。即ち、最表層の表面（１０３ａ）
と電極の上部（１０４ｃ）との間には１〜２×１０-4ｃ
ｍの段差があることとなる。
【０００５】一方、電極の下部（１０４ｄ）は、従来例
ではヘテロ接合の最表層（図４の（１０３））の表面
（１０３ａ）に接触している。従って、電極の下部（１
０４ｄ）がヘテロ接合界面方向に食い込んだ構成とはな
っていない。
ではヘテロ接合の最表層（図４の（１０３））の表面
（１０３ａ）に接触している。従って、電極の下部（１
０４ｄ）がヘテロ接合界面方向に食い込んだ構成とはな
っていない。
【０００６】前述のＡｌＩｎＡｓ／ＧａＩｎＡｓヘテロ
接合ホール素子等は、ヘテロ接合界面によって顕現され
る高い電子移動度を利用している。電子移動度が高い程
ホール素子の高感度化に優利となるからである。しか
し、ヘテロ界面によって発現される優れた特性が安定し
て引き出せるとは限らず、高電子移動度特性を充分に引
き出すためには良好なオーミック性を有する電極を構成
することが重要となる。即ち、ヘテロ接合による高電子
移動度を引き出せる様な電極が要求される。
接合ホール素子等は、ヘテロ接合界面によって顕現され
る高い電子移動度を利用している。電子移動度が高い程
ホール素子の高感度化に優利となるからである。しか
し、ヘテロ界面によって発現される優れた特性が安定し
て引き出せるとは限らず、高電子移動度特性を充分に引
き出すためには良好なオーミック性を有する電極を構成
することが重要となる。即ち、ヘテロ接合による高電子
移動度を引き出せる様な電極が要求される。
【０００７】
【発明が解決しようとする課題】電極を形成するための
工程、或いはそれに付帯する工程に於いては、フォトリ
ソグラフィー技術を応用してヘテロ接合材料の微細加工
が施される。この微細加工においては、フォトレジスト
材が使用される。その際上述の如く電極がヘテロ接合材
料より突出し段差が生ずると、粘度の高いレジスト材を
材料表面に塗布した場合、段差部分がレジスト材で完全
に埋め尽くされず、間隙が出来る場合がある。この模様
を図５に模式的に示す。この様な間隙（１０８）が存在
すると、例えば感磁層（１０３）領域をメサエッチング
する際に、メサエッチング用のエッチング溶液がこの間
隙（１０８）に浸透してしまう。この浸透により残存さ
せるべき感磁層（１０３）の一部がエッチングされる事
態を招く。この不必要なエッチングにより感磁層（１０
３）の一部が不規則にエッチング除去されると、ホール
素子の不平衡率を増大させる。不平衡率とは、磁束密度
が零の場合に発生する出力電圧と、或る磁束密度下に於
けるホール電圧との比率である（片岡 照栄著、「磁電
変換素子」昭和４６年２月、日刊工業新聞社、６１
頁）。この不平衡率は小さい程性能は良いとされる。
工程、或いはそれに付帯する工程に於いては、フォトリ
ソグラフィー技術を応用してヘテロ接合材料の微細加工
が施される。この微細加工においては、フォトレジスト
材が使用される。その際上述の如く電極がヘテロ接合材
料より突出し段差が生ずると、粘度の高いレジスト材を
材料表面に塗布した場合、段差部分がレジスト材で完全
に埋め尽くされず、間隙が出来る場合がある。この模様
を図５に模式的に示す。この様な間隙（１０８）が存在
すると、例えば感磁層（１０３）領域をメサエッチング
する際に、メサエッチング用のエッチング溶液がこの間
隙（１０８）に浸透してしまう。この浸透により残存さ
せるべき感磁層（１０３）の一部がエッチングされる事
態を招く。この不必要なエッチングにより感磁層（１０
３）の一部が不規則にエッチング除去されると、ホール
素子の不平衡率を増大させる。不平衡率とは、磁束密度
が零の場合に発生する出力電圧と、或る磁束密度下に於
けるホール電圧との比率である（片岡 照栄著、「磁電
変換素子」昭和４６年２月、日刊工業新聞社、６１
頁）。この不平衡率は小さい程性能は良いとされる。
【０００８】一方、ヘテロ接合材料表面と電極上面（１
０４ｃ）との段差の他に、電極の下部（１０４ｄ）の位
置も問題となる。従来のヘテロ接合ホール素子にあって
は、ヘテロ接合界面からの位置に関係なく電極が形成さ
れている。即ち、ヘテロ接合の形成によって発現される
高電子移動度を充分に引き出すための電極の下部底面
（１０４ｄ）とヘテロ接合界面（１０９）との相対位置
は考慮されていない。電極の下部底面（１０４ｄ）とヘ
テロ接合界面（１０９）との相対位置を或る範囲に限定
している訳ではなかった。特に感磁層が比較的厚く、電
極の下部底面（１０４ｄ）がヘテロ接合界面（１０９）
のかなり上方に位置している場合、アロイフロントと感
磁層の抵抗との関係から、ヘテロ接合界面により顕現さ
れる優れた特性を、充分に安定して引き出すことが出来
ない場合がある。
０４ｃ）との段差の他に、電極の下部（１０４ｄ）の位
置も問題となる。従来のヘテロ接合ホール素子にあって
は、ヘテロ接合界面からの位置に関係なく電極が形成さ
れている。即ち、ヘテロ接合の形成によって発現される
高電子移動度を充分に引き出すための電極の下部底面
（１０４ｄ）とヘテロ接合界面（１０９）との相対位置
は考慮されていない。電極の下部底面（１０４ｄ）とヘ
テロ接合界面（１０９）との相対位置を或る範囲に限定
している訳ではなかった。特に感磁層が比較的厚く、電
極の下部底面（１０４ｄ）がヘテロ接合界面（１０９）
のかなり上方に位置している場合、アロイフロントと感
磁層の抵抗との関係から、ヘテロ接合界面により顕現さ
れる優れた特性を、充分に安定して引き出すことが出来
ない場合がある。
【０００９】従って、従来の電極の構成方法は、高性能
のヘテロ接合ホール素子を安定して得るに問題があっ
た。即ち、ヘテロ接合材料の表面より突出し、ヘテロ接
合材料の表面との段差が生ずることによって、メサエッ
チング工程で不平衡率の増大原因がもたらされるからで
ある。また、電極の下部底面とヘテロ接合界面との位置
関係が明瞭に規定されていないため、良好なオーミック
電極が得られていないからである。本発明では、ヘテロ
接合に依って発現される高電子移動度等の優れた物性を
充分に引き出せる、良好なオーミック性電極から構成さ
れるホール素子を提供する。
のヘテロ接合ホール素子を安定して得るに問題があっ
た。即ち、ヘテロ接合材料の表面より突出し、ヘテロ接
合材料の表面との段差が生ずることによって、メサエッ
チング工程で不平衡率の増大原因がもたらされるからで
ある。また、電極の下部底面とヘテロ接合界面との位置
関係が明瞭に規定されていないため、良好なオーミック
電極が得られていないからである。本発明では、ヘテロ
接合に依って発現される高電子移動度等の優れた物性を
充分に引き出せる、良好なオーミック性電極から構成さ
れるホール素子を提供する。
【００１０】
【課題を解決するための手段】本発明で対象とする感磁
層をなす半導体層はＧａＩｎＡｓとし、緩衝層をなす半
導体層はＩｎＰ、ＡｌＩｎＡｓ、ＧａＩｎＰ、若しくは
ＡｌＩｎＰのいずれかである。本発明は感磁層をなす半
導体層と緩衝層をなす半導体層とのヘテロ接合を含むホ
ール素子に於いて、入力電極並びに出力電極の上面を上
記ヘテロ接合を構成する最表層の表面（１０３ａ）から
高さにして１０００ｎｍ以下に位置させ、且つ当該電極
の下部底面を上記ヘテロ界面（１０９）から上方への距
離にして２０ｎｍ以上３００ｎｍ以下に位置させる。
層をなす半導体層はＧａＩｎＡｓとし、緩衝層をなす半
導体層はＩｎＰ、ＡｌＩｎＡｓ、ＧａＩｎＰ、若しくは
ＡｌＩｎＰのいずれかである。本発明は感磁層をなす半
導体層と緩衝層をなす半導体層とのヘテロ接合を含むホ
ール素子に於いて、入力電極並びに出力電極の上面を上
記ヘテロ接合を構成する最表層の表面（１０３ａ）から
高さにして１０００ｎｍ以下に位置させ、且つ当該電極
の下部底面を上記ヘテロ界面（１０９）から上方への距
離にして２０ｎｍ以上３００ｎｍ以下に位置させる。
【００１１】ＧａＩｎＡｓとＩｎＰ、若しくはＡｌＩｎ
Ａｓからなるヘテロ接合は、絶縁性の半導体単結晶基板
上に形成する。これらの半導体はＩｎＰに格子整合させ
られるため、ＩｎＰ結晶を基板とするのが好適である。
一方、ＧａＩｎＰやＡｌＩｎＰを利用する場合にはＧａ
Ａｓ結晶が基板として利用できる。
Ａｓからなるヘテロ接合は、絶縁性の半導体単結晶基板
上に形成する。これらの半導体はＩｎＰに格子整合させ
られるため、ＩｎＰ結晶を基板とするのが好適である。
一方、ＧａＩｎＰやＡｌＩｎＰを利用する場合にはＧａ
Ａｓ結晶が基板として利用できる。
【００１２】ＩｎＰ、ＧａＩｎＡｓ、ＡｌＩｎＡｓ層等
は有機金属熱分解法（ＭＯＶＰＥ法）や分子線エピタキ
シャル法（ＭＢＥ法）等の気相成長法や、液相エピタキ
シャル法（ＬＰＥ法）で得られる。ＧａＩｎＰやＡｌＩ
ｎＰも同様の成長方法で得られれる。
は有機金属熱分解法（ＭＯＶＰＥ法）や分子線エピタキ
シャル法（ＭＢＥ法）等の気相成長法や、液相エピタキ
シャル法（ＬＰＥ法）で得られる。ＧａＩｎＰやＡｌＩ
ｎＰも同様の成長方法で得られれる。
【００１３】ＩｎＰ単結晶基板上にヘテロ接合を形成す
るには、先ず緩衝層とするＩｎＰを堆積し、次にその上
に感磁層としてＧａＩｎＡｓを堆積すれば、ＧａＩｎＡ
ｓとＩｎＰとのヘテロ接合が形成される。ＧａＡｓ単結
晶を基板とする場合には、例えば緩衝層として先ずＧａ
ＩｎＰ若しくはＡｌＩｎＰを堆積し、次にＧａＩｎＡｓ
を堆積すれば、ＧａＩｎＰ／ＧａＩｎＡｓ若しくはＡｌ
ＩｎＰ／ＧａＩｎＡｓのヘテロ接合が形成出来る。３元
混晶を緩衝層として基板結晶上に設けるにあたっては、
組成比を一定とした混晶を唯一層設けるのではなく、例
えば組成比の異なる混晶層を複数堆積し、全体として緩
衝層と成しても構わない。また、積層の順序を逆にし
て、例えばＧａＩｎＡｓを先に堆積し、然る後にＩｎＰ
を堆積することも出来るが、禁止帯幅が小さい半導体程
良好なオーミック特性が得られ易い。従って、本発明に
係わる半導体材料の中で最も禁止帯幅が低いＧａＩｎＡ
ｓ層にオーミック性の入・出力電極を形成できる積層構
造をもってホール素子用途のヘテロ接合材料を構成する
のが良い。
るには、先ず緩衝層とするＩｎＰを堆積し、次にその上
に感磁層としてＧａＩｎＡｓを堆積すれば、ＧａＩｎＡ
ｓとＩｎＰとのヘテロ接合が形成される。ＧａＡｓ単結
晶を基板とする場合には、例えば緩衝層として先ずＧａ
ＩｎＰ若しくはＡｌＩｎＰを堆積し、次にＧａＩｎＡｓ
を堆積すれば、ＧａＩｎＰ／ＧａＩｎＡｓ若しくはＡｌ
ＩｎＰ／ＧａＩｎＡｓのヘテロ接合が形成出来る。３元
混晶を緩衝層として基板結晶上に設けるにあたっては、
組成比を一定とした混晶を唯一層設けるのではなく、例
えば組成比の異なる混晶層を複数堆積し、全体として緩
衝層と成しても構わない。また、積層の順序を逆にし
て、例えばＧａＩｎＡｓを先に堆積し、然る後にＩｎＰ
を堆積することも出来るが、禁止帯幅が小さい半導体程
良好なオーミック特性が得られ易い。従って、本発明に
係わる半導体材料の中で最も禁止帯幅が低いＧａＩｎＡ
ｓ層にオーミック性の入・出力電極を形成できる積層構
造をもってホール素子用途のヘテロ接合材料を構成する
のが良い。
【００１４】ヘテロ接合材料の最表層部には、入力電極
及び出力電極を構成する。入・出力電極は従来とは異な
り、最表層と同一水準面上には形成しない。電極を形成
する領域にある最表層の半導体層の一部を除去し、適当
な厚さに薄層化した部位に電極を形成する。半導体層を
除去し薄層化するには、従来のエッチング法等を利用す
れば出来る。除去すべき層厚は、所望する電極の厚さを
勘案し、電極の上面（１０４ｃ）をヘテロ接合材料の最
表面から、高さにして１０００ｎｍ以下に、且つ電極の
下部底面（１０４ｄ）はヘテロ接合界面（１０９）から
２０ｎｍ以上３００ｎｍ以下に位置させられる様に決定
する。
及び出力電極を構成する。入・出力電極は従来とは異な
り、最表層と同一水準面上には形成しない。電極を形成
する領域にある最表層の半導体層の一部を除去し、適当
な厚さに薄層化した部位に電極を形成する。半導体層を
除去し薄層化するには、従来のエッチング法等を利用す
れば出来る。除去すべき層厚は、所望する電極の厚さを
勘案し、電極の上面（１０４ｃ）をヘテロ接合材料の最
表面から、高さにして１０００ｎｍ以下に、且つ電極の
下部底面（１０４ｄ）はヘテロ接合界面（１０９）から
２０ｎｍ以上３００ｎｍ以下に位置させられる様に決定
する。
【００１５】ヘテロ接合材料の最表層の表面からの電極
の高さを１０００ｎｍ以下とするのは、前述の如くフォ
トリソグラフィー工程でのレジスト材の電極と半導体層
間との段差による「浮き上がり」が、プロセス上問題と
ならない程度に回避されるからである。一方、電極の下
部底面を２０〜３００ｎｍに位置させるのは、電極に良
好なオーミック特性を安定して付与するためである。ヘ
テロ接合界面より上方に３００ｎｍを越えた位置に電極
の下部底面を位置させると、ヘテロ接合による高電子移
動度特性を充分に引き出せない。また、ヘテロ接合界面
と電極の下部底面との距離が２０ｎｍ未満であると、電
極の形成或いは合金化処理に伴って発生する熱歪がヘテ
ロ界面に直接及ぶこととなり、良好なオーミック特性を
得るに不利となる。２０ｎｍ未満とすると入力抵抗等の
増大も招き実用上不利となる。
の高さを１０００ｎｍ以下とするのは、前述の如くフォ
トリソグラフィー工程でのレジスト材の電極と半導体層
間との段差による「浮き上がり」が、プロセス上問題と
ならない程度に回避されるからである。一方、電極の下
部底面を２０〜３００ｎｍに位置させるのは、電極に良
好なオーミック特性を安定して付与するためである。ヘ
テロ接合界面より上方に３００ｎｍを越えた位置に電極
の下部底面を位置させると、ヘテロ接合による高電子移
動度特性を充分に引き出せない。また、ヘテロ接合界面
と電極の下部底面との距離が２０ｎｍ未満であると、電
極の形成或いは合金化処理に伴って発生する熱歪がヘテ
ロ界面に直接及ぶこととなり、良好なオーミック特性を
得るに不利となる。２０ｎｍ未満とすると入力抵抗等の
増大も招き実用上不利となる。
【００１６】除去する第２の半導体層の領域は電極を形
成する領域のみとする。感磁層の一部迄を除去するのは
好ましくない。入力抵抗の増大を招くからである。感磁
層のエッチングによる除去を回避するには、レジスト材
の表面段差による間隙による非密着領域を無くす必要が
ある。本発明の如く電極の上面とヘテロ接合材料の最表
層との段差を規定すれば、非密着領域の減少にも効果が
ある。
成する領域のみとする。感磁層の一部迄を除去するのは
好ましくない。入力抵抗の増大を招くからである。感磁
層のエッチングによる除去を回避するには、レジスト材
の表面段差による間隙による非密着領域を無くす必要が
ある。本発明の如く電極の上面とヘテロ接合材料の最表
層との段差を規定すれば、非密着領域の減少にも効果が
ある。
【００１７】電極は薄層化された最表層を構成する半導
体層上に形成する。ｎ形オーミック電極用の材料には、
従来のＡｕＧｅ合金等が使用できる。この様な合金をヘ
テロ接合材料の表面に真空蒸着法等により被着し、リフ
トオフ法やパターニング法を利用すれば電極が形成でき
る。
体層上に形成する。ｎ形オーミック電極用の材料には、
従来のＡｕＧｅ合金等が使用できる。この様な合金をヘ
テロ接合材料の表面に真空蒸着法等により被着し、リフ
トオフ法やパターニング法を利用すれば電極が形成でき
る。
【００１８】
【作用】ヘテロ接合界面と電極との距離を適正に維持す
ることにより良好なオーミック電極を形成し、高電子移
動度特性が安定してもたらされる。
ることにより良好なオーミック電極を形成し、高電子移
動度特性が安定してもたらされる。
【００１９】
【実施例】以下、本発明をＧａＩｎＡｓ／ＩｎＰヘテロ
接合ホール素子についての実施例を基に説明する。図１
は本発明のホール素子の平面模式図である。図２は図１
の破線Ａ−Ａ’に沿う断面模式図である。（１０１）は
基板として用いたＦｅドープの半絶縁性ＩｎＰ単結晶で
ある。基板結晶の厚みは約３５０μｍであった。比抵抗
は約１０7Ω・ｃｍであった。
接合ホール素子についての実施例を基に説明する。図１
は本発明のホール素子の平面模式図である。図２は図１
の破線Ａ−Ａ’に沿う断面模式図である。（１０１）は
基板として用いたＦｅドープの半絶縁性ＩｎＰ単結晶で
ある。基板結晶の厚みは約３５０μｍであった。比抵抗
は約１０7Ω・ｃｍであった。
【００２０】（１０２）は緩衝層となるアンドープのＩ
ｎＰ層である。ＩｎＰ層（１０２）はＩｎＰ基板（１０
１）上にＣ5 Ｈ5 ＩｎをＩｎ源とする常圧のＭＯＶＰＥ
法で成長させた。膜厚は約１００ｎｍである。ＩｎＰ緩
衝層（１０２）のキャリア濃度は２×１０15ｃｍ-3であ
った。
ｎＰ層である。ＩｎＰ層（１０２）はＩｎＰ基板（１０
１）上にＣ5 Ｈ5 ＩｎをＩｎ源とする常圧のＭＯＶＰＥ
法で成長させた。膜厚は約１００ｎｍである。ＩｎＰ緩
衝層（１０２）のキャリア濃度は２×１０15ｃｍ-3であ
った。
【００２１】ＩｎＰ層（１０２）上にはＧａ混晶比が
０．４７のｎ形Ｇａ0.47Ｉｎ0.53Ａｓ感磁層（１０３）
を堆積した。膜厚は約４００ｎｍとした。キャリア濃度
は２．０×１０16ｃｍ-3であった。感磁層（１０３）も
ＭＯＶＰＥ法で成長させた。
０．４７のｎ形Ｇａ0.47Ｉｎ0.53Ａｓ感磁層（１０３）
を堆積した。膜厚は約４００ｎｍとした。キャリア濃度
は２．０×１０16ｃｍ-3であった。感磁層（１０３）も
ＭＯＶＰＥ法で成長させた。
【００２２】次に、電極形成について図６に示す拡大図
に基づいて説明する。Ｇａ0.47Ｉｎ0.53Ａｓ感磁層（１
０３）の表面をフォトレジスト材で被覆し、公知のフォ
トリソグラフィー法とエッチング法を利用してパターニ
ングにより電極形成領域のフォトレジスト材を剥離し、
電極形成領域に在るＧａ0.47Ｉｎ0.53Ａｓ感磁層の表面
（１０３ａ）を露出させた。露出したＧａ0.47Ｉｎ0.53
Ａｓ層（１０３）を無機酸でエッチングし、膜厚の半分
の２００ｎｍを除去した。従って、エッチング後のＧａ
0.47Ｉｎ0.53Ａｓ層の表面（１０３ｂ）はＩｎＰ層（１
０２）とのヘテロ接合界面（１０９）より２００ｎｍ上
方に位置することとなった。
に基づいて説明する。Ｇａ0.47Ｉｎ0.53Ａｓ感磁層（１
０３）の表面をフォトレジスト材で被覆し、公知のフォ
トリソグラフィー法とエッチング法を利用してパターニ
ングにより電極形成領域のフォトレジスト材を剥離し、
電極形成領域に在るＧａ0.47Ｉｎ0.53Ａｓ感磁層の表面
（１０３ａ）を露出させた。露出したＧａ0.47Ｉｎ0.53
Ａｓ層（１０３）を無機酸でエッチングし、膜厚の半分
の２００ｎｍを除去した。従って、エッチング後のＧａ
0.47Ｉｎ0.53Ａｓ層の表面（１０３ｂ）はＩｎＰ層（１
０２）とのヘテロ接合界面（１０９）より２００ｎｍ上
方に位置することとなった。
【００２３】次に一段低くなったＧａ0.47Ｉｎ0.53Ａｓ
層上にＡｕ−Ｇｅ合金（１０４ａ）を真空蒸着した。合
金蒸着膜の厚さは４００ｎｍとした。通常のリフトオフ
法により、電極（１０４）の形成領域のみにＡｕ−Ｇｅ
合金を残存させた。然る後に電極形成領域以外の領域を
シリコン酸化膜で被覆し、無電解メッキ法により７００
ｎｍの厚さのＡｕ（１０４ｂ）を蒸着膜上に鍍金した。
これにより電極（１０４）の膜厚ｄ1 を１１００ｎｍと
した。しかし、電極（１０４）の下部は２００ｎｍだけ
感磁層の表面（１０３ａ）から下方にあるため、感磁層
の表面（１０３ａ）と電極（１０４）の上面とで９００
ｎｍの段差が生ずることとなった。その後、電極（１０
４）を設けた材料を４２０℃で３分間熱処理し、電極
（１０４）にオーミック性を付与した。
層上にＡｕ−Ｇｅ合金（１０４ａ）を真空蒸着した。合
金蒸着膜の厚さは４００ｎｍとした。通常のリフトオフ
法により、電極（１０４）の形成領域のみにＡｕ−Ｇｅ
合金を残存させた。然る後に電極形成領域以外の領域を
シリコン酸化膜で被覆し、無電解メッキ法により７００
ｎｍの厚さのＡｕ（１０４ｂ）を蒸着膜上に鍍金した。
これにより電極（１０４）の膜厚ｄ1 を１１００ｎｍと
した。しかし、電極（１０４）の下部は２００ｎｍだけ
感磁層の表面（１０３ａ）から下方にあるため、感磁層
の表面（１０３ａ）と電極（１０４）の上面とで９００
ｎｍの段差が生ずることとなった。その後、電極（１０
４）を設けた材料を４２０℃で３分間熱処理し、電極
（１０４）にオーミック性を付与した。
【００２４】電極（１０４）を形成した後、感磁層（１
０３）の表面を通常のプラズマＣＶＤ法によりＳｉＯ2
絶縁膜（１０５）で被覆した。ＳｉＯ2 膜（１０５）の
厚さは約３００ｎｍとした。ダイシングライン（１０
６）の形成領域に在るＳｉＯ2絶縁膜（１０５）を除去
し、エッチングを施してダイシングラインを形成した。
電極（１０４）の表面のＳｉＯ2 膜も除去してホール素
子を得た。
０３）の表面を通常のプラズマＣＶＤ法によりＳｉＯ2
絶縁膜（１０５）で被覆した。ＳｉＯ2 膜（１０５）の
厚さは約３００ｎｍとした。ダイシングライン（１０
６）の形成領域に在るＳｉＯ2絶縁膜（１０５）を除去
し、エッチングを施してダイシングラインを形成した。
電極（１０４）の表面のＳｉＯ2 膜も除去してホール素
子を得た。
【００２５】このようにして得られたホール素子の電気
的な特性を評価した。表１に評価結果を従来例と対比さ
せて示す。従来例とはＧａ0.47Ｉｎ0.53Ａｓ感磁層をエ
ッチングせず図４に示す構造の電極を形成したものであ
る。即ち、電極が従来どおり感磁層と同一水準面上に在
る。感磁層の膜厚は本実施例と同一である。表１の如く
本発明と従来例では室温の電子移動度、従って積感度に
顕著な差異が認められ本発明の優位性が示された。
的な特性を評価した。表１に評価結果を従来例と対比さ
せて示す。従来例とはＧａ0.47Ｉｎ0.53Ａｓ感磁層をエ
ッチングせず図４に示す構造の電極を形成したものであ
る。即ち、電極が従来どおり感磁層と同一水準面上に在
る。感磁層の膜厚は本実施例と同一である。表１の如く
本発明と従来例では室温の電子移動度、従って積感度に
顕著な差異が認められ本発明の優位性が示された。
【００２６】
【表１】
【００２７】
【発明の効果】ホール素子の積感度特性の向上をもたら
す効果を有す。
す効果を有す。
【００２８】
【図１】本発明に係わるヘテロ接合ホール素子の平面模
式図である。
式図である。
【図２】図１の破線Ａ−Ａ’に沿う断面模式図である。
【図３】従来のホール素子の電極の配置を示す平面図で
ある。
ある。
【図４】図３の破線Ｂ−Ｂ’に沿う断面模式図である。
【図５】従来の電極構造による不良原因を説明する図で
ある。
ある。
【図６】実施例における電極部の拡大図である。
（１０１） 単結晶基板
（１０２） 緩衝層
（１０３） 感磁層
（１０４） オーミック性入・出力電極
（１０５） ＳｉＯ2 絶縁膜
（１０６） ダイシングライン
（１０７） フォトレジスト材
（１０８） 間隙
（１０９） ヘテロ接合界面
（１１０） リード線
フロントページの続き
(58)調査した分野(Int.Cl.7，ＤＢ名)
H01L 43/06
H01L 43/14
H01L 21/338
H01L 29/812
G01R 33/07
Claims (2)
- 【請求項１】 ＩｎＰ基板上に形成された感磁層をなす
ＧａＩｎＡｓ半導体層と緩衝層をなす半導体層とのヘテ
ロ接合を含むホール素子に於いて、入力電極及び出力電
極の一部が前記感磁層をなすＧａＩｎＡｓ半導体層中に
埋め込んで形成されており、しかも、前記入力電極並び
に出力電極の表面が上記感磁層をなすＧａＩｎＡｓ半導
体層の表面から高さにして１０００ｎｍ以下にあり、且
つ当該電極の下面が上記ヘテロ接合界面から上方への距
離にして２０ｎｍ以上３００ｎｍ以下に位置しているこ
とを特徴とするホール素子の電極構造。 - 【請求項２】 上記の緩衝層をなす半導体層はＩｎＰ、
ＡｌＩｎＡｓ、ＧａＩｎＰ、ＡｌＩｎＰのいずれかであ
る請求項１に記載のホール素子の電極構造。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP06737694A JP3531206B2 (ja) | 1994-04-05 | 1994-04-05 | ホール素子の電極構造 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP06737694A JP3531206B2 (ja) | 1994-04-05 | 1994-04-05 | ホール素子の電極構造 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH07283456A JPH07283456A (ja) | 1995-10-27 |
| JP3531206B2 true JP3531206B2 (ja) | 2004-05-24 |
Family
ID=13343239
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP06737694A Expired - Fee Related JP3531206B2 (ja) | 1994-04-05 | 1994-04-05 | ホール素子の電極構造 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3531206B2 (ja) |
-
1994
- 1994-04-05 JP JP06737694A patent/JP3531206B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH07283456A (ja) | 1995-10-27 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A521 | Request for written amendment filed |
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