JP3376656B2 - ヘテロ接合ホール素子 - Google Patents
ヘテロ接合ホール素子Info
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- JP3376656B2 JP3376656B2 JP30200093A JP30200093A JP3376656B2 JP 3376656 B2 JP3376656 B2 JP 3376656B2 JP 30200093 A JP30200093 A JP 30200093A JP 30200093 A JP30200093 A JP 30200093A JP 3376656 B2 JP3376656 B2 JP 3376656B2
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Description
【０００１】
【産業上の利用分野】本発明は III−Ｖ族化合物半導体
層のヘテロ接合からなるホール素子に関する。
層のヘテロ接合からなるホール素子に関する。
【０００２】
【従来の技術】磁電変換素子の一つとしてホール素子が
知られている。ホール素子は一種の磁気センサーであ
り、回転検出センサーや電流センサー等として利用され
ている。最近では、ホール素子の高性能化の要望に対応
してＧａＩｎＡｓとＩｎＰとのヘテロ接合からなるホー
ル素子も開発されるている（奥山 忍他、１９９２年秋
季第５３回応用物理学会学術講演会予稿集Ｎｏ．３（応
用物理学会発行）、講演番号１６ａ−ＳＺＣ−１６、１
０７８頁）。このヘテロ接合ホール素子は温度特性、感
度特性に優れている。
知られている。ホール素子は一種の磁気センサーであ
り、回転検出センサーや電流センサー等として利用され
ている。最近では、ホール素子の高性能化の要望に対応
してＧａＩｎＡｓとＩｎＰとのヘテロ接合からなるホー
ル素子も開発されるている（奥山 忍他、１９９２年秋
季第５３回応用物理学会学術講演会予稿集Ｎｏ．３（応
用物理学会発行）、講演番号１６ａ−ＳＺＣ−１６、１
０７８頁）。このヘテロ接合ホール素子は温度特性、感
度特性に優れている。
【０００３】ヘテロ接合ホール素子としては他にＡｌＧ
ａＡｓ／ＧａＡｓヘテロ接合を利用したものがある。ま
た、ＡｌＩｎＡｓ／ＧａＩｎＡｓヘテロ接合ホール素子
も報告されている（例えばＹ．Ｓｕｇｉｙａｍａ、Ｔｅ
ｃｈｎｉｃａｌ Ｄｉｇｅｓｔ ｏｆ ｔｈｅ １１ｔ
ｈ．Ｓｅｎｓｏｒ Ｓｙｍｐｏｓｉｕｍ（１９９２）、
７９頁）。いずれのヘテロ接合ホール素子もヘテロ接合
によってもたらされる界面物性をホール素子の特性に反
映させている。優れた界面物性の一つに高電子移動度の
顕現がある。これによりホール素子の高感度化が果たさ
れている。
ａＡｓ／ＧａＡｓヘテロ接合を利用したものがある。ま
た、ＡｌＩｎＡｓ／ＧａＩｎＡｓヘテロ接合ホール素子
も報告されている（例えばＹ．Ｓｕｇｉｙａｍａ、Ｔｅ
ｃｈｎｉｃａｌ Ｄｉｇｅｓｔ ｏｆ ｔｈｅ １１ｔ
ｈ．Ｓｅｎｓｏｒ Ｓｙｍｐｏｓｉｕｍ（１９９２）、
７９頁）。いずれのヘテロ接合ホール素子もヘテロ接合
によってもたらされる界面物性をホール素子の特性に反
映させている。優れた界面物性の一つに高電子移動度の
顕現がある。これによりホール素子の高感度化が果たさ
れている。
【０００４】従来からヘテロ接合は化合物半導体単結晶
基板上に形成される。ＧａＡｓやＩｎＰ結晶が基板とし
て使用される。格子の整合性を勘案してどちらかが選択
されている。例えばＧａＩｎＡｓ／ＩｎＰヘテロ接合に
はＩｎＰが基板として使用される。いずれにしても、基
板の表面は平滑に加工される。特に、ヘテロ接合を形成
する基板の表面側は機械的にも化学的にも研磨され、鏡
面に仕上げられる。裏面側は鏡面とはいかない迄も平滑
な面にラッピング、エッチング等の加工を施されるのが
通例である。ヘテロ接合の形成後でも、裏面側を薄層化
することはあっても、段差を設ける様な加工は従来から
施されていない。
基板上に形成される。ＧａＡｓやＩｎＰ結晶が基板とし
て使用される。格子の整合性を勘案してどちらかが選択
されている。例えばＧａＩｎＡｓ／ＩｎＰヘテロ接合に
はＩｎＰが基板として使用される。いずれにしても、基
板の表面は平滑に加工される。特に、ヘテロ接合を形成
する基板の表面側は機械的にも化学的にも研磨され、鏡
面に仕上げられる。裏面側は鏡面とはいかない迄も平滑
な面にラッピング、エッチング等の加工を施されるのが
通例である。ヘテロ接合の形成後でも、裏面側を薄層化
することはあっても、段差を設ける様な加工は従来から
施されていない。
【０００５】最近のヘテロ接合ホール素子でも、従来の
素子と同じくフレーム上にマウントされる。次に、エポ
キシ樹脂等の半導体素子封止用樹脂で外囲する。これに
よってモールド品となす。しかし、封止用樹脂で外囲す
るとホール素子の特性が変化する。素子特性がヘテロ接
合の界面物性に依存するヘテロ接合ホール素子にあって
は、特性変化は顕著である。特性の劣化は不平衡率の増
大、積感度の悪化となって現れる。本来の優れたヘテロ
接合ホール素子の特性が損なわれる欠点があった。不平
衡率（η）とはホール出力電圧（Ｖ）に対する不平衡電
圧（Ｖ0 ）の比率で式（１）で表される。 η ＝ Ｖ0 ／ （ Ｖ− Ｖ0 ） ・・・・・・（１） 積感度とは、単位電流、単位磁界強度下でのホール出力
電圧である。ｍＶ／ｍＡ・ｋＧ或いはＶ／Ａ・Ｔの単位
で表示される。不平衡率は小さく、積感度は大きい程、
ホール素子は高性能であると言える。
素子と同じくフレーム上にマウントされる。次に、エポ
キシ樹脂等の半導体素子封止用樹脂で外囲する。これに
よってモールド品となす。しかし、封止用樹脂で外囲す
るとホール素子の特性が変化する。素子特性がヘテロ接
合の界面物性に依存するヘテロ接合ホール素子にあって
は、特性変化は顕著である。特性の劣化は不平衡率の増
大、積感度の悪化となって現れる。本来の優れたヘテロ
接合ホール素子の特性が損なわれる欠点があった。不平
衡率（η）とはホール出力電圧（Ｖ）に対する不平衡電
圧（Ｖ0 ）の比率で式（１）で表される。 η ＝ Ｖ0 ／ （ Ｖ− Ｖ0 ） ・・・・・・（１） 積感度とは、単位電流、単位磁界強度下でのホール出力
電圧である。ｍＶ／ｍＡ・ｋＧ或いはＶ／Ａ・Ｔの単位
で表示される。不平衡率は小さく、積感度は大きい程、
ホール素子は高性能であると言える。
【０００６】
【発明が解決しようとする課題】外囲工程で不平衡率、
積感度が劣化するのは、外囲用樹脂の熱伸縮に因る。樹
脂を成形するための加熱、冷却工程に伴う樹脂の伸縮が
ホール素子に掛かる。結果として、ヘテロ界面に歪を誘
引し、ヘテロ界面を乱す。これがヘテロ界面の物性を損
なう。これが従来からヘテロ接合特性が充分にホール素
子特性へ反映できない理由であった。従来技術では、樹
脂の成形工程での素子特性の劣化を防止する有効な方法
はなかった。素子化のための加熱工程での特性の劣化を
防止できるホール素子の母体材料の加工法を提供する。
積感度が劣化するのは、外囲用樹脂の熱伸縮に因る。樹
脂を成形するための加熱、冷却工程に伴う樹脂の伸縮が
ホール素子に掛かる。結果として、ヘテロ界面に歪を誘
引し、ヘテロ界面を乱す。これがヘテロ界面の物性を損
なう。これが従来からヘテロ接合特性が充分にホール素
子特性へ反映できない理由であった。従来技術では、樹
脂の成形工程での素子特性の劣化を防止する有効な方法
はなかった。素子化のための加熱工程での特性の劣化を
防止できるホール素子の母体材料の加工法を提供する。
【０００７】
【課題を解決するための手段】裏面側に溝を形成したＩ
ｎＰ基板上にヘテロ接合からなるホール素子を構成す
る。裏面の溝の深さ（ｄ）は基板の厚さ（Ｄ）の３％以
上で８８％以下とする。ヘテロ接合はＧａＩｎＡｓとＩ
ｎＰ若しくはＧａＩｎＡｓとＡｌＩｎＡｓとから構成す
る。
ｎＰ基板上にヘテロ接合からなるホール素子を構成す
る。裏面の溝の深さ（ｄ）は基板の厚さ（Ｄ）の３％以
上で８８％以下とする。ヘテロ接合はＧａＩｎＡｓとＩ
ｎＰ若しくはＧａＩｎＡｓとＡｌＩｎＡｓとから構成す
る。
【０００８】ＧａＩｎＡｓ／ＩｎＰ若しくはＧａＩｎＡ
ｓ／ＡｌＩｎＡｓヘテロ接合は、ＩｎＰ結晶基板上に形
成する。基板の厚み（Ｄ）は３５０〜４００μｍであ
る。ＩｎＰ結晶を基板とするのは格子整合性の観点から
である。ＩｎＰ基板の裏面側には溝を形成する。溝の深
さ（ｄ）は基板の厚さ（Ｄ）の３％以上で８８％以下と
する。溝の深さ（ｄ）がＩｎＰ基板の厚さ（Ｄ）の３％
未満であると、外囲樹脂の熱伸縮に伴い素子に掛かる歪
を充分に吸収緩和できないからである。一方、溝の深さ
（ｄ）が基板の厚さ（Ｄ）の８８％を越えると、逆に基
板の表面側に形成されたヘテロ接合に直接、熱歪が及
ぶ。３％〜８８％に相当する溝の深さが外囲器の伸縮に
伴う応力を緩和するに都合が良い。基板の厚み（Ｄ）は
３５０〜４００μｍである。
ｓ／ＡｌＩｎＡｓヘテロ接合は、ＩｎＰ結晶基板上に形
成する。基板の厚み（Ｄ）は３５０〜４００μｍであ
る。ＩｎＰ結晶を基板とするのは格子整合性の観点から
である。ＩｎＰ基板の裏面側には溝を形成する。溝の深
さ（ｄ）は基板の厚さ（Ｄ）の３％以上で８８％以下と
する。溝の深さ（ｄ）がＩｎＰ基板の厚さ（Ｄ）の３％
未満であると、外囲樹脂の熱伸縮に伴い素子に掛かる歪
を充分に吸収緩和できないからである。一方、溝の深さ
（ｄ）が基板の厚さ（Ｄ）の８８％を越えると、逆に基
板の表面側に形成されたヘテロ接合に直接、熱歪が及
ぶ。３％〜８８％に相当する溝の深さが外囲器の伸縮に
伴う応力を緩和するに都合が良い。基板の厚み（Ｄ）は
３５０〜４００μｍである。
【０００９】溝は複数設けると良い。周期的に溝を設け
ると効果的である。溝は凹凸を設ければ形成できる。凹
凸が存在すると応力が分散され、溝の凸部の部分にも応
力が掛かる。凹凸を設ければ表面積が拡大し応力の吸収
に寄与する。凹部の側壁も応力を吸収する。従って、基
板裏面の上方、即ちヘテロ接合界面側に抜ける応力は緩
和される。凹凸溝は直線でも格子状でも良い。また、同
心円状でも構わない。格子状に溝を設ける場合は基板側
に形成するダイシングラインの形成方向と位置とに対応
する様にすると良い（図３参照）。ダイシングすべき基
板厚が薄くなり、チップ化が容易となるからである。同
心円状の溝は基板裏面の中央を中心として一つでも良
い。図４にその平面模式図を、図５に断面模式図を示
す。また、図６に示す様に各素子に対応する領域内に個
別に同心円状溝を形成しても良い。直線状、格子状の溝
の数は各ホール素子の領域範囲内の基板裏面側に少なく
とも一本の溝が存在する様に決定すれば良い。一般的な
ホール素子のチップサイズは３５０μｍ×３５０μｍ或
いは３００μｍ×３００μｍである。従って、溝幅
（ｗ）は少なくとも３００μｍ未満とすれば良い。ま
た、溝間の距離も３００μｍ未満とすれば良い。但し、
実用上は５０μｍ程度の溝を５〜６本程、基板結晶の裏
面側に形成すると効果的である。
ると効果的である。溝は凹凸を設ければ形成できる。凹
凸が存在すると応力が分散され、溝の凸部の部分にも応
力が掛かる。凹凸を設ければ表面積が拡大し応力の吸収
に寄与する。凹部の側壁も応力を吸収する。従って、基
板裏面の上方、即ちヘテロ接合界面側に抜ける応力は緩
和される。凹凸溝は直線でも格子状でも良い。また、同
心円状でも構わない。格子状に溝を設ける場合は基板側
に形成するダイシングラインの形成方向と位置とに対応
する様にすると良い（図３参照）。ダイシングすべき基
板厚が薄くなり、チップ化が容易となるからである。同
心円状の溝は基板裏面の中央を中心として一つでも良
い。図４にその平面模式図を、図５に断面模式図を示
す。また、図６に示す様に各素子に対応する領域内に個
別に同心円状溝を形成しても良い。直線状、格子状の溝
の数は各ホール素子の領域範囲内の基板裏面側に少なく
とも一本の溝が存在する様に決定すれば良い。一般的な
ホール素子のチップサイズは３５０μｍ×３５０μｍ或
いは３００μｍ×３００μｍである。従って、溝幅
（ｗ）は少なくとも３００μｍ未満とすれば良い。ま
た、溝間の距離も３００μｍ未満とすれば良い。但し、
実用上は５０μｍ程度の溝を５〜６本程、基板結晶の裏
面側に形成すると効果的である。
【００１０】溝を形成するのは外囲工程以前である。予
め裏面に溝を設けた結晶を基板として使用することがで
きる。しかし、一般的にはヘテロ接合の成長後、表面側
にダイシングラインの形成工程と併行して行うとプロセ
ス上都合が良い。同一のプロセス手法でダイシングライ
ンと裏面溝が同時に形成できるからである。
め裏面に溝を設けた結晶を基板として使用することがで
きる。しかし、一般的にはヘテロ接合の成長後、表面側
にダイシングラインの形成工程と併行して行うとプロセ
ス上都合が良い。同一のプロセス手法でダイシングライ
ンと裏面溝が同時に形成できるからである。
【００１１】次に、上記のようにして得たホール素子チ
ップをフレームに固定する。フレームには溝がある基板
裏面側を固定する。フレームには接合材で固定する。固
定する側に溝があるとフレームへの固定も確実となる。
基板裏面に溝が有ればフレームへのマウントも容易にな
る利点がある。さらにフレームに固定したホール素子を
外囲する。外囲には従来の封止用エポキシ樹脂を使用す
れば良い。ＩｎＰと同様の膨張率の低膨張率のエポキシ
樹脂を使用すればなおさら好都合である。
ップをフレームに固定する。フレームには溝がある基板
裏面側を固定する。フレームには接合材で固定する。固
定する側に溝があるとフレームへの固定も確実となる。
基板裏面に溝が有ればフレームへのマウントも容易にな
る利点がある。さらにフレームに固定したホール素子を
外囲する。外囲には従来の封止用エポキシ樹脂を使用す
れば良い。ＩｎＰと同様の膨張率の低膨張率のエポキシ
樹脂を使用すればなおさら好都合である。
【００１２】このように作成したＧａＩｎＡｓ／ＩｎＰ
ヘテロ接合ホール素子を例として電気的な特性を評価し
た。ＩｎＰ基板の裏側に溝があるＧａＩｎＡｓホール素
子にあっては、同素子の外囲封止の前後で積感度、不平
衡率にさしたる変化を生じなかった。一方、従来のＧａ
ＩｎＡｓホ−ル素子にあっては、積感度が封止後に約２
０％の低下を示した。また、不平衡率も封止前の±５％
程度から、封止後では±１３％と悪化した。
ヘテロ接合ホール素子を例として電気的な特性を評価し
た。ＩｎＰ基板の裏側に溝があるＧａＩｎＡｓホール素
子にあっては、同素子の外囲封止の前後で積感度、不平
衡率にさしたる変化を生じなかった。一方、従来のＧａ
ＩｎＡｓホ−ル素子にあっては、積感度が封止後に約２
０％の低下を示した。また、不平衡率も封止前の±５％
程度から、封止後では±１３％と悪化した。
【００１３】
【作用】基板に溝を設けることにより、加工に伴う応力
や熱応力を吸収し、外囲工程に伴う積感度及び不平衡率
の劣化を回避する作用を有する。
や熱応力を吸収し、外囲工程に伴う積感度及び不平衡率
の劣化を回避する作用を有する。
【００１４】
【実施例】以下、本発明をＧａＩｎＡｓ／ＩｎＰヘテロ
接合ホール素子の実施例を基に説明する。図１にＧａＩ
ｎＡｓ／ＩｎＰヘテロ接合ホール素子の平面模式図を示
す。図２は図１の破線Ａ−Ａ’に沿う断面模式図であ
る。（１０１）は基板として用いたＦｅドープ半絶縁性
ＩｎＰ単結晶である。基板厚さは約３００μｍであっ
た。基板の表裏面は｛１００｝面である。
接合ホール素子の実施例を基に説明する。図１にＧａＩ
ｎＡｓ／ＩｎＰヘテロ接合ホール素子の平面模式図を示
す。図２は図１の破線Ａ−Ａ’に沿う断面模式図であ
る。（１０１）は基板として用いたＦｅドープ半絶縁性
ＩｎＰ単結晶である。基板厚さは約３００μｍであっ
た。基板の表裏面は｛１００｝面である。
【００１５】基板（１０１）上にはＩｎＰ緩衝層（１０
２）を成長させた。更に感磁層のＧａ0.47Ｉｎ0.53Ａｓ
層（１０３）を積層した。成長温度は６１０℃とした。
ＩｎＰ層（１０２）及びｎ形Ｇａ0.47Ｉｎ0.53Ａｓ層
（１０３）のキャリア濃度は各々、２×１０15ｃｍ-3及
び２×１０16ｃｍ-3であった。この積層構造の電子移動
度は室温で１１，０００ｃｍ2 ／Ｖ・ｓであった。エピ
タキシャル成長層（１０２及び１０３）はＭＯＶＰＥ法
で成長させた。成長時には基板（１０１）の裏面側にま
だ溝を設けていない。
２）を成長させた。更に感磁層のＧａ0.47Ｉｎ0.53Ａｓ
層（１０３）を積層した。成長温度は６１０℃とした。
ＩｎＰ層（１０２）及びｎ形Ｇａ0.47Ｉｎ0.53Ａｓ層
（１０３）のキャリア濃度は各々、２×１０15ｃｍ-3及
び２×１０16ｃｍ-3であった。この積層構造の電子移動
度は室温で１１，０００ｃｍ2 ／Ｖ・ｓであった。エピ
タキシャル成長層（１０２及び１０３）はＭＯＶＰＥ法
で成長させた。成長時には基板（１０１）の裏面側にま
だ溝を設けていない。
【００１６】感磁層（１０３）の表面に加工を施し、電
極（１０４）を形成した。更に、基板の表、裏面をプラ
ズマＣＶＤ法によるＳｉＯ2 絶縁膜（１０５）で被覆し
た。表、裏面共にＳｉＯ2 膜（１０５）の厚さは約３０
０ｎｍとした。基板表面側（１０１−１）の絶縁膜（１
０５）上にはフォトレジスト材を塗布した。公知のフォ
トリソグラフィー技術等を利用し直線状のダイシングラ
イン（１０６）を形成した。
極（１０４）を形成した。更に、基板の表、裏面をプラ
ズマＣＶＤ法によるＳｉＯ2 絶縁膜（１０５）で被覆し
た。表、裏面共にＳｉＯ2 膜（１０５）の厚さは約３０
０ｎｍとした。基板表面側（１０１−１）の絶縁膜（１
０５）上にはフォトレジスト材を塗布した。公知のフォ
トリソグラフィー技術等を利用し直線状のダイシングラ
イン（１０６）を形成した。
【００１７】ダイシングライン（１０６）の形成に併行
してウエハの裏面側（１０１−２）に直線状の溝（１０
７）を形成した。形成に当たっては、裏面全体にレジス
ト材を塗布した。公知のフォトリソグラフィー法により
溝（１０７）となる部分のみのレジストを剥離すべきパ
ターニングした。次に、無機酸でＩｎＰ基板（１０１）
の裏面（１０１−２）をエッチングした。レジストが剥
離されている領域ではエッチングが進行し、溝（１０
７）が形成される。その他のレジストが残存している領
域では、レジスト材がマスクとなりエッチングは進行し
ない。レジスト材が剥離された領域を交互に設けておけ
ば、周期的な溝（１０７）がエッチングで形成される。
本実施例でもこの方法により溝（１０７）を形成した。
溝（１０７）の開口幅は５０μｍとした。溝（１０７）
は＜０１１＞方向に平行にした。溝（１０７）の深さは
約１００μｍとした。これは基板厚さの約３３％に相当
した。
してウエハの裏面側（１０１−２）に直線状の溝（１０
７）を形成した。形成に当たっては、裏面全体にレジス
ト材を塗布した。公知のフォトリソグラフィー法により
溝（１０７）となる部分のみのレジストを剥離すべきパ
ターニングした。次に、無機酸でＩｎＰ基板（１０１）
の裏面（１０１−２）をエッチングした。レジストが剥
離されている領域ではエッチングが進行し、溝（１０
７）が形成される。その他のレジストが残存している領
域では、レジスト材がマスクとなりエッチングは進行し
ない。レジスト材が剥離された領域を交互に設けておけ
ば、周期的な溝（１０７）がエッチングで形成される。
本実施例でもこの方法により溝（１０７）を形成した。
溝（１０７）の開口幅は５０μｍとした。溝（１０７）
は＜０１１＞方向に平行にした。溝（１０７）の深さは
約１００μｍとした。これは基板厚さの約３３％に相当
した。
【００１８】予めダイシングライン用と溝形成用のパタ
ーニングを行いエッチングすれば、ダイシングライン
（１０６）と溝（１０７）は同時に形成される。本実施
例では、ダイシングライン（１０６）の凹部と裏面の凹
部とが一致する様にした。ダイシングする基板の厚さを
薄くし、チップ化を容易にするためである。ダイシング
ライン（１０６）に沿ってスクライブし、チップとし
た。チップサイズは３５０μｍ×３５０μｍとした。
ーニングを行いエッチングすれば、ダイシングライン
（１０６）と溝（１０７）は同時に形成される。本実施
例では、ダイシングライン（１０６）の凹部と裏面の凹
部とが一致する様にした。ダイシングする基板の厚さを
薄くし、チップ化を容易にするためである。ダイシング
ライン（１０６）に沿ってスクライブし、チップとし
た。チップサイズは３５０μｍ×３５０μｍとした。
【００１９】チップをフレームにマウントした。マウン
ト後、チップをエポキシ樹脂で封止した。エポキシ樹脂
は一般的な封止用のもので有るがシリカフィラーを混入
している。封止温度は約２００℃とした。
ト後、チップをエポキシ樹脂で封止した。エポキシ樹脂
は一般的な封止用のもので有るがシリカフィラーを混入
している。封止温度は約２００℃とした。
【００２０】ＧａＩｎＡｓホール素子の電気的な特性を
評価した。積感度を本発明と従来例とで比較した。本発
明のＧａＩｎＡｓホール素子では、積感度はモールドの
前後で約７６０Ｖ・Ａ／Ｔと殆ど変化が認められなかっ
た。従来例のそれは約２０％、低下し、モールド後では
６２１Ｖ・Ａ／Ｔに悪化した。また、不平衡率は本発明
に依る素子ではモールド前後に於いて±６％程度と一定
であった。従来例のそれは±１２％と明らかに劣化し
た。
評価した。積感度を本発明と従来例とで比較した。本発
明のＧａＩｎＡｓホール素子では、積感度はモールドの
前後で約７６０Ｖ・Ａ／Ｔと殆ど変化が認められなかっ
た。従来例のそれは約２０％、低下し、モールド後では
６２１Ｖ・Ａ／Ｔに悪化した。また、不平衡率は本発明
に依る素子ではモールド前後に於いて±６％程度と一定
であった。従来例のそれは±１２％と明らかに劣化し
た。
【００２１】
【表１】
【００２２】
【発明の効果】高性能のＧａＩｎＡｓホール素子を安定
して提供できる。
して提供できる。
【図１】本発明に係わるＧａＩｎＡｓホール素子の平面
模式図である。
模式図である。
【図２】図１の破線Ａ−Ａ’に沿う断面模式図である。
【図３】ダイシングラインと溝の好ましい配置の一例を
示す図である。
示す図である。
【図４】同心円状の溝の例の平面模式図である。
【図５】図４の断面模式図である。
【図６】同心円状の溝の例を示す図である。
（１０１） ＩｎＰ単結晶基板
（１０１−１） 基板表面
（１０１−２） 基板裏面
（１０１−３） オリエンテーションフラット
（１０２） ＩｎＰバッファ層
（１０３） Ｇａ0.47Ｉｎ0.53Ａｓ感磁層
（１０４） オーミック入・出力電極
（１０５） ＳｉＯ2 絶縁膜
（１０６） ダイシングライン
（１０７） 溝
（１０８） ホール素子チップ
─────────────────────────────────────────────────────
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(56)参考文献 特開 平２−103971（ＪＰ，Ａ)
特開 昭63−17576（ＪＰ，Ａ)
特開 平５−275767（ＪＰ，Ａ)
特開 平６−77556（ＪＰ，Ａ)
特開 昭63−17577（ＪＰ，Ａ)
特開 昭60−198877（ＪＰ，Ａ)
電総研ニュース，1992年 ８月，511
号，ｐｐ．６−10
(58)調査した分野(Int.Cl.7，ＤＢ名)
H01L 43/06
G01R 33/07
Claims (5)
- 【請求項１】 裏面側に溝を形成した基板上に III−Ｖ
族化合物半導体ヘテロ接合からなる感磁部層を設けたこ
とを特徴とするヘテロ接合ホール素子。 - 【請求項２】 裏面の溝の深さが基板の厚さの３％以上
で８８％以下である請求項１に記載のヘテロ接合ホール
素子。 - 【請求項３】 基板がＩｎＰであることを特徴とする請
求項１又は２に記載のヘテロ接合ホール素子。 - 【請求項４】 ＧａＩｎＡｓとＩｎＰとのヘテロ接合か
らなることを特徴とする請求項１に記載のヘテロ接合ホ
ール素子。 - 【請求項５】 ＧａＩｎＡｓとＡｌＩｎＡｓとのヘテロ
接合からなることを特徴とする請求項１記載のヘテロ接
合ホール素子。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP30200093A JP3376656B2 (ja) | 1993-12-01 | 1993-12-01 | ヘテロ接合ホール素子 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP30200093A JP3376656B2 (ja) | 1993-12-01 | 1993-12-01 | ヘテロ接合ホール素子 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH07162057A JPH07162057A (ja) | 1995-06-23 |
| JP3376656B2 true JP3376656B2 (ja) | 2003-02-10 |
Family
ID=17903681
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP30200093A Expired - Fee Related JP3376656B2 (ja) | 1993-12-01 | 1993-12-01 | ヘテロ接合ホール素子 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3376656B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8629532B2 (en) | 2007-05-08 | 2014-01-14 | Taiwan Semiconductor Manufacturing Co., Ltd. | Semiconductor wafer with assisting dicing structure and dicing method thereof |
| WO2013057617A1 (en) * | 2011-10-21 | 2013-04-25 | Koninklijke Philips Electronics N.V. | Low warpage wafer bonding through use of slotted substrates |
-
1993
- 1993-12-01 JP JP30200093A patent/JP3376656B2/ja not_active Expired - Fee Related
Non-Patent Citations (1)
| Title |
|---|
| 電総研ニュース，１９９２年 ８月，５１１号，ｐｐ．６−１０ |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH07162057A (ja) | 1995-06-23 |
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