JP3467828B2 - ヘテロ接合ホール素子 - Google Patents
ヘテロ接合ホール素子Info
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Description
【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明はヘテロ接合ホール素子の
高感度化に関する。 【０００２】 【従来の技術】ホール素子は一種の磁気センサーであ
り、回転センサーや電流センサー等として利用されてい
る。ホール素子用の半導体材料としてはＩｎＳｂやＧａ
Ａｓ等の化合物半導体も使用される。最近では、ＧａＩ
ｎＡｓとＩｎＰとのヘテロ接合材料も高感度ホール素子
用の材料として利用されている（奥山 忍他、第５３回
応用物理学会学術講演予稿集Ｎｏ．３、１９９２年、１
６ａ−ＳＺＣ−１６、１０７８頁）。 【０００３】使用されている材料に拘らず、素子化され
た表面は絶縁性のパッシベーション膜で被覆される。素
子の機能部が外囲樹脂や大気に直接触れることによって
引き起こされる素子特性の劣化を防止するためである。
この被覆操作は長期間に亘りホール素子を安定して動作
させる上で不可欠である。パッシベーション膜には、従
来から二酸化珪素（ＳｉＯ2 ）や窒化珪素 （Ｓｉ3 Ｎ
4 ）が用いられている。 【０００４】ＳｉＯ2 やＳｉ3 Ｎ4 膜でパッシベーショ
ンされたホール素子はエポキシ樹脂等により外囲され
る。しかし、外囲用の一般的なエポキシ樹脂とホール素
子の母体材料を構成する半導体材料とで線膨張率は異な
る。従来からの外囲用エポキシ樹脂の線膨張率は１０-5
／℃程度である。一方、ＩｎＰ半導体は４．６×１０
−６／℃の線膨張率である。ＧａＡｓのそれは６．４×
１０−６／℃である。このため、外囲器の加熱成形工程
では、線膨張率の差に起因した熱応力がパッシベーショ
ン膜を介してホール素子の母体材料にかかる。 【０００５】 【発明が解決しようとする課題】ヘテロ接合ホール素子
にあっては、この線膨張率の差に起因した熱応力により
ヘテロ接合部に歪が導入され、ヘテロ界面の急峻性が悪
化する問題があった。ヘテロ接合界面の急峻性が損なわ
れると電子移動度の低下をもたらす。このことがしいて
はヘテロ接合ホール素子の積感度を悪化させ、高感度化
の妨げとなる。 【０００６】従来より、パッシベーション膜の表面はほ
ぼ平坦である。外囲器は平坦なパッシベーション膜の表
面を被覆して形成される。パッシベーション膜には外囲
用樹脂の熱収縮に伴う応力が直接及ぶ。この様な応力を
緩和するに有効なパッシベーション膜の表面の加工法な
どはまだ提言されていない。このためＧａＩｎＡｓ／Ｉ
ｎＰヘテロ接合からなるホール素子の高感度化が安定し
て達成できない欠点があった。本発明の目的はヘテロ接
合部への歪の導入を抑制できるパッシベーション膜の構
成を見出すことにある。 【０００７】 【課題を解決するための手段】本発明では従来のように
表面が平坦なパッシベーション膜ではなく、表面に凹凸
状の溝を設けた膜でパッシベーションすることにより解
決した。 【０００８】パッシベーション膜の材質は従来の二酸化
珪素や窒化珪素で良い。これらの膜は公知のプラズマＣ
ＶＤ法等で形成できる。 【０００９】ホール素子の表面をこれらの膜で被覆した
後、膜表面に凹凸状の溝を設けるための加工を施す。溝
を設けるには先ず膜の表面を一般的なレジスト材で覆
い、公知のフォトリソグラフィー技術を応用してパター
ニングする。次に、適当なエッチング材でパターニング
された領域に在る膜を選択的にエッチングする。エッチ
ングされた領域は凹部となり、溝ができる。膜をエッチ
ングする深さは膜の厚さの１／２程度が適当である。特
定領域の膜を完全に除去して凹部を形成するのは避け
る。素子表面を露出させてはパッシベーションの効果が
なくなるからである。ＳｉＯ2 やＳｉ3 Ｎ4 膜であれば
弗化水素酸などがエッチング材として利用できる。 【００１０】溝はパッシベーション膜の表面に幅１０μ
ｍ程度の溝をストライプ状に数本設けると良い。ストラ
イプ状の溝を備えたパッシベーション膜を設けたＧａＩ
ｎＡｓ／ＩｎＰヘテロ接合ホール素子を例示する。図１
はその素子の平面模式図である。図２は図１の破線Ａ−
Ａ’に沿う断面模式図である。ストライプ状の溝（１０
９）がＳｉＯ2 パッシベーション膜（１０８）の表面に
形成されている。ストライプ状の溝（１０９）を形成す
ることによりパッシベーション膜（１０８）に溝が形成
されている。溝（１０９）部のパッシベーション膜（１
０８）は素子の表面を露出させるに至る迄エッチングさ
れてはいないで約半分の厚さにしてある。素子表面のパ
ッシベーションを損なわないためである。 【００１１】また、溝は格子状でも良い。格子状の溝を
パッシベーション膜の表面に設けた例を図３に示す。格
子状の溝でも、ヘテロ接合への応力歪の導入を回避でき
る。溝（１０９）が交差する角度は直角には限定され
ず、例えば４５°に交差する格子溝でも良い。また、図
４に示す様な同心円状の溝（１０９）を形成しても構わ
ない。格子状や同心円状の溝の配置方法に拘らず、溝の
相互間の間隔は必ずしも同一とする必要はない。例え
ば、感磁層上部の領域では他の領域に比較し溝の間隔を
狭め、感磁層へ応力歪をより低減する工夫も考えられ
る。 【００１２】パッシベーション膜に凹凸溝加工をした
後、ホール素子を外囲する。封止用樹脂としては通常の
エポキシ樹脂やポリイミド樹脂などが使用できる。これ
らの外囲用樹脂はパッシベーション膜に形成された凹凸
溝に侵入する。溝に侵入した樹脂も加熱成型工程で伸縮
するが、変形応力は溝の側壁にも掛かる。側壁が応力を
吸収することによりヘテロ接合界面に垂直に掛かる応力
を緩和できる。従来の表面が平坦なパッシベーション膜
では外囲樹脂の熱伸縮に伴う応力がヘテロ接合界面に直
接、印加される。応力を分散させる凹凸溝がないからで
ある。 【００１３】 【作用】加熱成形に伴う外囲用樹脂の熱収縮より発生す
る熱応力を段差部で吸収し、ヘテロ接合感磁層に及ぶの
を回避できる。 【００１４】 【実施例】本発明をＧａＩｎＡｓ／ＩｎＰヘテロ接合ホ
ール素子の実施例を基に詳細に説明する。図５はホール
素子の平面模式図である。図６は図５の破線Ａ−Ａ’に
沿った断面模式図である。（１０１）はＦｅドープの半
絶縁性ＩｎＰ単結晶基板である。基板（１０１）上に
は、アンドープＩｎＰ緩衝層（１０２）を約１００ｎｍ
の厚さで成長させた。ＩｎＰ層（１０２）のキャリア濃
度は約２×１０15ｃｍ-3であった。 【００１５】ＩｎＰ層（１０２）上にはキャリア濃度が
２×１０16ｃｍ-3のアンドープｎ形Ｇａ0.47Ｉｎ0.53Ａ
ｓ（１０３）を堆積した。膜厚は２５０ｎｍであった。
ＧａＩｎＡｓ（１０３）とＩｎＰ層（１０２）は常圧Ｍ
ＯＶＰＥ法で成長させた。 【００１６】公知のフォトリソグラフィー技術とエッチ
ング技術を駆使して素子化した。これにより入力電極
（１０５）、出力電極（１０６）及びパッド電極（１０
７）を形成した。 【００１７】素子化された表面はプラズマＣＶＤ法によ
るＳｉＯ2 で電極部以外の領域を被覆してバッシベーシ
ョン膜とした。バッシベーション膜（１０８）の膜厚は
約４００ｎｍであった。次に、公知のフォトリソグラフ
ィー法を利用して、バッシベーション膜（１０８）表面
にストライプ状の溝（１０９）を形成すべくパターニン
グした。溝（１０９）の幅は３０μｍとし溝の中心線間
の間隔は６０μｍとした。溝（１０９）が形成される部
分のフォトレジスト材を剥離し、バッシベーション膜
（１０８）の表面を露出させた。次に、無機酸で露出し
たバッシベーション膜（１０８）を約２００ｎｍエッチ
ング除去した。エッチングにより溝が約２００ｎｍのス
トライプ状の溝（１０９）が形成された。溝（１０９）
を形成した部分に於いても、厚さ約２００ｎｍのバッシ
ベーション膜（１０８）をＧａＩｎＡｓ感磁層（１０
３）表面の不活性化のために残存させた。 【００１８】ダイシングライン（１１０）を利用して素
子をチップ化した。素子チップを封止用エポキシ樹脂で
外囲した。用いたのはノンノボラック型のエポキシ樹脂
であり、その線膨張率は５×１０-5／℃であった。外囲
器の加熱成形温度は約２００℃とした。 【００１９】外囲したホール素子の電気的特性を評価し
た。また、従来のＧａＩｎＡｓホール素子の特性と比較
した。従来のホール素子とは、溝加工等をしていないＳ
ｉＯ2 パッシベーション膜を備えたＧａＩｎＡｓ／Ｉｎ
Ｐヘテロ接合ホール素子を指す。本発明に依る場合は外
囲後でも電子移動度の変化は認められなかった。一方、
従来例にあっては、１０，３００ｃｍ2 ／Ｖ・ｓの電子
移動度が外囲後、約８，１００ｃｍ2 ／Ｖ・ｓと約２０
％低下した。 【００２０】 【発明の効果】外囲工程に伴う電子移動度の低下を抑制
でき、もってヘテロ接合ホール素子の高感度化が安定し
て達成される。
高感度化に関する。 【０００２】 【従来の技術】ホール素子は一種の磁気センサーであ
り、回転センサーや電流センサー等として利用されてい
る。ホール素子用の半導体材料としてはＩｎＳｂやＧａ
Ａｓ等の化合物半導体も使用される。最近では、ＧａＩ
ｎＡｓとＩｎＰとのヘテロ接合材料も高感度ホール素子
用の材料として利用されている（奥山 忍他、第５３回
応用物理学会学術講演予稿集Ｎｏ．３、１９９２年、１
６ａ−ＳＺＣ−１６、１０７８頁）。 【０００３】使用されている材料に拘らず、素子化され
た表面は絶縁性のパッシベーション膜で被覆される。素
子の機能部が外囲樹脂や大気に直接触れることによって
引き起こされる素子特性の劣化を防止するためである。
この被覆操作は長期間に亘りホール素子を安定して動作
させる上で不可欠である。パッシベーション膜には、従
来から二酸化珪素（ＳｉＯ2 ）や窒化珪素 （Ｓｉ3 Ｎ
4 ）が用いられている。 【０００４】ＳｉＯ2 やＳｉ3 Ｎ4 膜でパッシベーショ
ンされたホール素子はエポキシ樹脂等により外囲され
る。しかし、外囲用の一般的なエポキシ樹脂とホール素
子の母体材料を構成する半導体材料とで線膨張率は異な
る。従来からの外囲用エポキシ樹脂の線膨張率は１０-5
／℃程度である。一方、ＩｎＰ半導体は４．６×１０
−６／℃の線膨張率である。ＧａＡｓのそれは６．４×
１０−６／℃である。このため、外囲器の加熱成形工程
では、線膨張率の差に起因した熱応力がパッシベーショ
ン膜を介してホール素子の母体材料にかかる。 【０００５】 【発明が解決しようとする課題】ヘテロ接合ホール素子
にあっては、この線膨張率の差に起因した熱応力により
ヘテロ接合部に歪が導入され、ヘテロ界面の急峻性が悪
化する問題があった。ヘテロ接合界面の急峻性が損なわ
れると電子移動度の低下をもたらす。このことがしいて
はヘテロ接合ホール素子の積感度を悪化させ、高感度化
の妨げとなる。 【０００６】従来より、パッシベーション膜の表面はほ
ぼ平坦である。外囲器は平坦なパッシベーション膜の表
面を被覆して形成される。パッシベーション膜には外囲
用樹脂の熱収縮に伴う応力が直接及ぶ。この様な応力を
緩和するに有効なパッシベーション膜の表面の加工法な
どはまだ提言されていない。このためＧａＩｎＡｓ／Ｉ
ｎＰヘテロ接合からなるホール素子の高感度化が安定し
て達成できない欠点があった。本発明の目的はヘテロ接
合部への歪の導入を抑制できるパッシベーション膜の構
成を見出すことにある。 【０００７】 【課題を解決するための手段】本発明では従来のように
表面が平坦なパッシベーション膜ではなく、表面に凹凸
状の溝を設けた膜でパッシベーションすることにより解
決した。 【０００８】パッシベーション膜の材質は従来の二酸化
珪素や窒化珪素で良い。これらの膜は公知のプラズマＣ
ＶＤ法等で形成できる。 【０００９】ホール素子の表面をこれらの膜で被覆した
後、膜表面に凹凸状の溝を設けるための加工を施す。溝
を設けるには先ず膜の表面を一般的なレジスト材で覆
い、公知のフォトリソグラフィー技術を応用してパター
ニングする。次に、適当なエッチング材でパターニング
された領域に在る膜を選択的にエッチングする。エッチ
ングされた領域は凹部となり、溝ができる。膜をエッチ
ングする深さは膜の厚さの１／２程度が適当である。特
定領域の膜を完全に除去して凹部を形成するのは避け
る。素子表面を露出させてはパッシベーションの効果が
なくなるからである。ＳｉＯ2 やＳｉ3 Ｎ4 膜であれば
弗化水素酸などがエッチング材として利用できる。 【００１０】溝はパッシベーション膜の表面に幅１０μ
ｍ程度の溝をストライプ状に数本設けると良い。ストラ
イプ状の溝を備えたパッシベーション膜を設けたＧａＩ
ｎＡｓ／ＩｎＰヘテロ接合ホール素子を例示する。図１
はその素子の平面模式図である。図２は図１の破線Ａ−
Ａ’に沿う断面模式図である。ストライプ状の溝（１０
９）がＳｉＯ2 パッシベーション膜（１０８）の表面に
形成されている。ストライプ状の溝（１０９）を形成す
ることによりパッシベーション膜（１０８）に溝が形成
されている。溝（１０９）部のパッシベーション膜（１
０８）は素子の表面を露出させるに至る迄エッチングさ
れてはいないで約半分の厚さにしてある。素子表面のパ
ッシベーションを損なわないためである。 【００１１】また、溝は格子状でも良い。格子状の溝を
パッシベーション膜の表面に設けた例を図３に示す。格
子状の溝でも、ヘテロ接合への応力歪の導入を回避でき
る。溝（１０９）が交差する角度は直角には限定され
ず、例えば４５°に交差する格子溝でも良い。また、図
４に示す様な同心円状の溝（１０９）を形成しても構わ
ない。格子状や同心円状の溝の配置方法に拘らず、溝の
相互間の間隔は必ずしも同一とする必要はない。例え
ば、感磁層上部の領域では他の領域に比較し溝の間隔を
狭め、感磁層へ応力歪をより低減する工夫も考えられ
る。 【００１２】パッシベーション膜に凹凸溝加工をした
後、ホール素子を外囲する。封止用樹脂としては通常の
エポキシ樹脂やポリイミド樹脂などが使用できる。これ
らの外囲用樹脂はパッシベーション膜に形成された凹凸
溝に侵入する。溝に侵入した樹脂も加熱成型工程で伸縮
するが、変形応力は溝の側壁にも掛かる。側壁が応力を
吸収することによりヘテロ接合界面に垂直に掛かる応力
を緩和できる。従来の表面が平坦なパッシベーション膜
では外囲樹脂の熱伸縮に伴う応力がヘテロ接合界面に直
接、印加される。応力を分散させる凹凸溝がないからで
ある。 【００１３】 【作用】加熱成形に伴う外囲用樹脂の熱収縮より発生す
る熱応力を段差部で吸収し、ヘテロ接合感磁層に及ぶの
を回避できる。 【００１４】 【実施例】本発明をＧａＩｎＡｓ／ＩｎＰヘテロ接合ホ
ール素子の実施例を基に詳細に説明する。図５はホール
素子の平面模式図である。図６は図５の破線Ａ−Ａ’に
沿った断面模式図である。（１０１）はＦｅドープの半
絶縁性ＩｎＰ単結晶基板である。基板（１０１）上に
は、アンドープＩｎＰ緩衝層（１０２）を約１００ｎｍ
の厚さで成長させた。ＩｎＰ層（１０２）のキャリア濃
度は約２×１０15ｃｍ-3であった。 【００１５】ＩｎＰ層（１０２）上にはキャリア濃度が
２×１０16ｃｍ-3のアンドープｎ形Ｇａ0.47Ｉｎ0.53Ａ
ｓ（１０３）を堆積した。膜厚は２５０ｎｍであった。
ＧａＩｎＡｓ（１０３）とＩｎＰ層（１０２）は常圧Ｍ
ＯＶＰＥ法で成長させた。 【００１６】公知のフォトリソグラフィー技術とエッチ
ング技術を駆使して素子化した。これにより入力電極
（１０５）、出力電極（１０６）及びパッド電極（１０
７）を形成した。 【００１７】素子化された表面はプラズマＣＶＤ法によ
るＳｉＯ2 で電極部以外の領域を被覆してバッシベーシ
ョン膜とした。バッシベーション膜（１０８）の膜厚は
約４００ｎｍであった。次に、公知のフォトリソグラフ
ィー法を利用して、バッシベーション膜（１０８）表面
にストライプ状の溝（１０９）を形成すべくパターニン
グした。溝（１０９）の幅は３０μｍとし溝の中心線間
の間隔は６０μｍとした。溝（１０９）が形成される部
分のフォトレジスト材を剥離し、バッシベーション膜
（１０８）の表面を露出させた。次に、無機酸で露出し
たバッシベーション膜（１０８）を約２００ｎｍエッチ
ング除去した。エッチングにより溝が約２００ｎｍのス
トライプ状の溝（１０９）が形成された。溝（１０９）
を形成した部分に於いても、厚さ約２００ｎｍのバッシ
ベーション膜（１０８）をＧａＩｎＡｓ感磁層（１０
３）表面の不活性化のために残存させた。 【００１８】ダイシングライン（１１０）を利用して素
子をチップ化した。素子チップを封止用エポキシ樹脂で
外囲した。用いたのはノンノボラック型のエポキシ樹脂
であり、その線膨張率は５×１０-5／℃であった。外囲
器の加熱成形温度は約２００℃とした。 【００１９】外囲したホール素子の電気的特性を評価し
た。また、従来のＧａＩｎＡｓホール素子の特性と比較
した。従来のホール素子とは、溝加工等をしていないＳ
ｉＯ2 パッシベーション膜を備えたＧａＩｎＡｓ／Ｉｎ
Ｐヘテロ接合ホール素子を指す。本発明に依る場合は外
囲後でも電子移動度の変化は認められなかった。一方、
従来例にあっては、１０，３００ｃｍ2 ／Ｖ・ｓの電子
移動度が外囲後、約８，１００ｃｍ2 ／Ｖ・ｓと約２０
％低下した。 【００２０】 【発明の効果】外囲工程に伴う電子移動度の低下を抑制
でき、もってヘテロ接合ホール素子の高感度化が安定し
て達成される。
【図面の簡単な説明】
【図１】ストライプ状の凹凸溝を設けたパッシベーショ
ン膜を示す図である。 【図２】図１の破線Ａ−Ａ’に沿った断面模式図であ
る。 【図３】格子状の凹凸溝を設けたパッシベーション膜を
示す図である。 【図４】同心円状の凹凸溝を設けたパッシベーション膜
を示す図である。 【図５】本発明に係わるパッシベーション膜を備えたＧ
ａＩｎＡｓ／ＩｎＰヘテロ接合ホール素子の平面模式図
である。 【図６】図５の直線Ａ−Ａ’の方向に沿った断面模式図
である。 【符号の説明】 （１０１） ＩｎＰ単結晶基板 （１０２） ＩｎＰ緩衝層 （１０３） ＧａＩｎＡｓ感磁層 （１０４） メサ領域 （１０５） 入力電極 （１０６） 出力電極 （１０７） パッド電極 （１０８） パッシベーション膜 （１０９） 溝 （１１０） ダイシングライン
ン膜を示す図である。 【図２】図１の破線Ａ−Ａ’に沿った断面模式図であ
る。 【図３】格子状の凹凸溝を設けたパッシベーション膜を
示す図である。 【図４】同心円状の凹凸溝を設けたパッシベーション膜
を示す図である。 【図５】本発明に係わるパッシベーション膜を備えたＧ
ａＩｎＡｓ／ＩｎＰヘテロ接合ホール素子の平面模式図
である。 【図６】図５の直線Ａ−Ａ’の方向に沿った断面模式図
である。 【符号の説明】 （１０１） ＩｎＰ単結晶基板 （１０２） ＩｎＰ緩衝層 （１０３） ＧａＩｎＡｓ感磁層 （１０４） メサ領域 （１０５） 入力電極 （１０６） 出力電極 （１０７） パッド電極 （１０８） パッシベーション膜 （１０９） 溝 （１１０） ダイシングライン
─────────────────────────────────────────────────────
フロントページの続き
(58)調査した分野(Int.Cl.7，ＤＢ名)
H01L 43/06
H01L 43/14
G01R 33/07
Claims (1)
- (57)【特許請求の範囲】 【請求項１】表面がパッシベーション膜で被覆され、さ
らに樹脂で外囲されたヘテロ接合ホール素子において、
パッシベーション膜の表面に溝が設けられ、樹脂が溝に
侵入していることを特徴とするヘテロ接合ホール素子。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP06737794A JP3467828B2 (ja) | 1994-04-05 | 1994-04-05 | ヘテロ接合ホール素子 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP06737794A JP3467828B2 (ja) | 1994-04-05 | 1994-04-05 | ヘテロ接合ホール素子 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH07283457A JPH07283457A (ja) | 1995-10-27 |
| JP3467828B2 true JP3467828B2 (ja) | 2003-11-17 |
Family
ID=13343269
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP06737794A Expired - Fee Related JP3467828B2 (ja) | 1994-04-05 | 1994-04-05 | ヘテロ接合ホール素子 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3467828B2 (ja) |
-
1994
- 1994-04-05 JP JP06737794A patent/JP3467828B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH07283457A (ja) | 1995-10-27 |
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Legal Events
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