JP3601082B2 - ヘテロ接合ホール素子 - Google Patents
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Description
【産業上の利用分野】
本発明は III−V族化合物半導体層のヘテロ接合からなるホール素子に関する。
【0002】
【従来の技術】
磁電変換素子の一つとしてホール素子が知られている。ホール素子は一種の磁気センサーであり、回転検出センサーや電流センサー等として利用されている。最近では、ホール素子の高性能化の要望に対応してGaInAsとInPとのヘテロ接合からなるホール素子も開発されている(奥山 忍他、1992年秋季第53回応用物理学会学術講演会予稿集No.3(応用物理学会発行)、講演番号16a−SZC−16、1078頁)。このヘテロ接合ホール素子は温度特性、感度特性に優れている。
【0003】
ヘテロ接合ホール素子としては他にAlGaAs/GaAsヘテロ接合を利用したものがある。また、AlInAs/GaInAsヘテロ接合ホール素子も報告されている(例えばY.Sugiyama、Technical Digest of the 11th.Sensor Symposium(1992)、79頁)。いずれのヘテロ接合ホール素子もヘテロ接合によってもたらされる界面物性をホール素子の特性に反映させている。優れた界面物性の一つに高電子移動度の顕現がある。これによりホール素子の高感度化が果たされている。
【0004】
従来からヘテロ接合は化合物半導体単結晶基板上に形成される。GaAsやInP結晶が基板として使用される。格子の整合性を勘案してどちらかが選択されている。例えばGaInAs/InPヘテロ接合にはInPが基板として使用される。いずれにしても、基板の表面は平滑に加工される。特に、ヘテロ接合を形成する基板の表面側は機械的にも化学的にも研磨され、鏡面に仕上げられる。裏面側は鏡面とはいかない迄も平滑な面にラッピング、エッチング等の加工を施されるのが通例である。ヘテロ接合の形成後でも、裏面側を薄層化することはあっても、段差を設ける様な加工は従来から施されていない。
【0005】
最近のヘテロ接合ホール素子でも、従来の素子と同じくフレーム上にマウントされる。次に、エポキシ樹脂等の半導体素子封止用樹脂で外囲する。これによってモールド品となす。
しかし、封止用樹脂で外囲するとホール素子の特性が変化する。素子特性がヘテロ接合の界面物性に依存するヘテロ接合ホール素子にあっては、特性変化は顕著である。特性の劣化は不平衡率の増大、積感度の悪化となって現れる。本来の優れたヘテロ接合ホール素子の特性が損なわれる欠点があった。
不平衡率(η)とはホール出力電圧(V)に対する不平衡電圧(V0 )の比率で式(1)で表される。
η=V0 /(V−V0 ) ・・・・・・(1)
積感度とは、単位電流、単位磁界強度下でのホール出力電圧である。mV/mA・kG或いはV/A・Tの単位で表示される。不平衡率は小さく、積感度は大きい程、ホール素子は高性能であると言える。
【0006】
また、一般的な封止用のエポキシ材料の線膨張率は約10−5/℃程度である(例えば新保 正樹編『エポキシ樹脂ハンドブック』(昭和62年12月25日、日刊工業新聞社発行)、370頁参照)。一方、InPの線膨張率は4.6×10−6/℃である(永井 治男 他著、『 III−V族半導体混晶』昭和63年10月25日、コロナ社発行、52頁参照)。従って、この線膨張率の差に基づく熱歪の大部分が溝部に及び兼ねない。線膨張率がほぼ同等であれば、凹凸溝等を設けることによって歪応力は緩和吸収されるが、上記の如く線膨張率に顕著な差が存在すると、樹脂の軟化硬化に伴う樹脂の伸縮応力を充分に緩和できないばかりかかえって応力が増加する可能性がある。
【0007】
この原因の一つに成型するために加熱工程が必要な熱硬化性の樹脂が、直接、基板の裏面に接触させている従来の構成にある。従って、基板結晶とほぼ同等の膨張率を有し、且つ加熱を必要とせずに応力を緩和するために設けた溝部を被覆できる材料があれば都合が良い。
【0008】
【発明が解決しようとする課題】
外囲工程で不平衡率、積感度が劣化するのは、外囲用樹脂の熱伸縮に因る。樹脂を成形するための加熱、冷却工程に伴う樹脂の伸縮がホール素子に掛かる。結果として、ヘテロ界面に歪を誘引し、ヘテロ界面を乱す。これがヘテロ界面の物性を損なう。これが従来からヘテロ接合特性が充分にホール素子特性へ反映できない理由であった。従来技術では、樹脂の成形工程での素子特性の劣化を防止する有効な方法はなかった。
【0009】
従来の如く軟化、硬化させるために数百℃の加熱工程を必要とせず、例えば室温近傍で硬化する様な、電気的に絶縁性を持つ適当な樹脂で被覆できれば好都合である。比較的低温で硬化すれば、ヘテロ接合部に及ぶ熱歪もそれだけ軽減され、ホール素子の特性を保持するにも優位となる。
素子化のための加熱工程での特性の劣化を防止できるホール素子の母体材料の構造と加工法を提供する。
【0010】
【課題を解決するための手段】
裏面側に溝を形成したInP基板上にヘテロ接合からなるホール素子を構成する。ヘテロ接合はGaInAsとInP若しくはGaInAsとAlInAsとから構成する。
【0011】
GaInAs/InP若しくはGaInAs/AlInAsヘテロ接合は、InP結晶基板上に形成する。基板の厚み(D)は350〜400μmである。InP結晶を基板とするのは格子整合性の観点からである。InP基板の裏面側には溝を形成する。溝の深さ(d)は基板の厚さ(D)の3%以上で88%以下とする。溝の深さ(d)がInP基板の厚さ(D)の3%未満であると、外囲樹脂の熱伸縮に伴い素子に掛かる歪を充分に吸収緩和できないからである。一方、溝の深さ(d)が基板の厚さ(D)の88%を越えると、逆に基板の表面側に形成されたヘテロ接合に直接熱歪が及ぶ。3%〜88%に相当する溝の深さが外囲器の伸縮に伴う応力を緩和するに都合が良い。
【0012】
溝は複数設けると良い。周期的に溝を設けると効果的である。溝は凹凸を設ければ形成できる。凹凸が存在すると応力が分散され、溝の凸部の部分にも応力が掛かる。凹凸を設ければ表面積が拡大し応力の吸収に寄与する。凹部の側壁も応力を吸収する。従って、基板裏面の上方、即ちヘテロ接合界面側に抜ける応力は緩和される。凹凸溝は直線でも格子状でも良い。また、同心円状でも構わない。格子状に溝を設ける場合は基板側に形成するダイシングラインの形成方向と位置とに対応する様にすると良い(図3参照)。ダイシングすべき基板厚が薄くなり、チップ化が容易となるからである。同心円状の溝は基板裏面の中央を中心として一つでも良い。図4にその平面模式図を、図5に断面模式図を示す。また、図6に示す様に各素子に対応する領域内に個別に同心円状溝を形成しても良い。
直線状、格子状の溝の数は各ホール素子の領域範囲内の基板裏面側に少なくとも一本の溝が存在する様に決定すれば良い。一般的なホール素子のチップサイズは350μm×350μm或いは300μm×300μmである。従って、溝幅(w)は少なくとも300μm未満とすれば良い。また、溝間の距離も300μm未満とすれば良い。但し、実用上は50μm程度の溝を5〜6本程、基板結晶の裏面側に形成すると効果的である。
【0013】
溝を形成するのは外囲工程以前である。予め裏面に溝を設けた結晶を基板として使用することができる。しかし、一般的にはヘテロ接合の成長後、表面側にダイシングラインの形成工程と併行して行うとプロセス上都合が良い。同一のプロセス手法でダイシングラインと裏面溝が同時に形成できるからである。
【0014】
次に、上記のようにして得たホール素子チップをフレームに固定する。
フレームには溝がある基板裏面側を固定する。フレームには接合材で固定する。固定する側に溝があるとフレームへの固定も確実となる。基板裏面に溝が有ればフレームへのマウントも容易にする利点がある。
さらにフレームに固定したホール素子を外囲する。外囲にはエポキシ樹脂等の従来の封止用樹脂を使用すれば良い。InPと同様の膨張率の低膨張率の樹脂を使用すればなおさら好都合である。
【0015】
さらに、本発明では裏面側に溝を有する結晶基板上に設けたヘテロ接合からなるヘテロ接合ホール素子に於いて、上記結晶基板の裏面側に設けた応力緩和のための溝部を、軟磁性物質を含み上記基板とほぼ同等の線膨張率を有する樹脂材料で被覆してヘテロ接合ホール素子を構成する。さらに好ましくは、光照射により硬化する例えば基板と同等の線膨張率を有するポリイミド系樹脂等の光硬化性の樹脂で被覆してヘテロ接合ホール素子を構成する。本発明の効果はGaAs等に比較して脆性の高いInP結晶を基板とし、その上に設けたGaxIn1−xAsを含むヘテロ接合材料に特に効果がある。また、InP単結晶基板の裏面側に溝を設けることにより、基板裏面の表面積を拡大した上に軟磁性物質を含む光硬化性の、基板と同等の線膨張率を有する樹脂で溝部を埋め込み裏面全体を被覆すれば、軟磁性物質の保磁作用をもってヘテロ接合ホール素子の積感度の向上をも併せて果せる。
さらに、上記樹脂材料で基板の表面及び裏面を被覆することにより、樹脂製の外囲器によってモールドされたヘテロ接合ホール素子を構成する。かかる構成により外囲用樹脂の熱収縮によって起因する不平衡率及び積感度の劣化を防止できる。
【0016】
このように作製したGaInAs/InPヘテロ接合ホール素子を例として電気的な特性を評価した。InP基板の裏側に溝があるGaInAsホール素子にあっては、同素子の外囲封止の前後で積感度、不平衡率にさしたる変化を生じなかった。一方、従来のGaInAsホ−ル素子にあっては、積感度が封止後に約20%の低下を示した。また、不平衡率も封止前の±5%程度から、封止後では±13%と悪化した。
【0017】
【作用】
基板に溝を設けることにより、加工に伴う応力や熱応力を吸収し、外囲工程に伴う積感度及び不平衡率の劣化を回避すると共に軟磁性材料により積感度を助長する作用を有する。
【0018】
【実施例】
(実施例1)
以下、本発明をGaInAs/InPヘテロ接合ホール素子の実施例を基に説明する。図1にGaInAs/InPヘテロ接合ホール素子の平面模式図を示す。図2は図1の破線A−A’に沿う断面模式図である。(101)は基板として用いたFeドープ半絶縁性InP単結晶である。基板の厚さは約300μmであった。基板の表裏面は{100}面である。
【0019】
基板(101)上には緩衝層となるInP(102)を成長させた。更に感磁層となるGa0.47In0.53As層(103)を積層した。成長温度は610℃とした。InP層(102)及びn形Ga0.47In0.53As層(103)のキャリア濃度は各々、2×1015cm−3及び2×1016cm−3であった。この積層構造の電子移動度は室温で11,000cm2 /V・sであった。InP層(102)及びGa0.47In0.53As層(103)はMOVPE法で成長させた。成長時には基板(101)の裏面側にまだ溝を設けていない。
【0020】
Ga0.47In0.53As層(103)の表面に加工を施し、オーミック入力電極(104)を形成した。更に、ウエハの表面をプラズマCVD法によりSiO2 絶縁膜(105)で被覆した。SiO2 膜(105)の厚さは約300nmとした。ウエハ表面側のSiO2 絶縁膜(105)上にはフォトレジスト材を塗布した。公知のフォトリソグラフィー技術等を利用し直線状のダイシングライン(106)を形成した。
【0021】
ダイシングライン(106)の形成に併行してウエハの裏面側に直線状の溝を形成した。形成に当たっては、裏面全体にレジスト材を塗布した。公知のフォトリソグラフィー法により溝となる部分のみのレジストを剥離すべきパターニングした。次に、無機酸でInP基板(101)の裏面をエッチングした。レジストが剥離されている領域ではエッチングが進行し、溝(107)が形成される。その他のレジストが残存している領域では、レジスト材がマスクとなりエッチングは進行しない。レジスト材が剥離された領域を交互に設けておけば、周期的な凹凸段差がエッチングで形成される。本実施例でもこの方法により溝(107)を形成した。溝(107)の開口幅は50μmとした。溝は<011>方向に平行にした。溝(107)の深さは約100μmとした。これは基板厚さの約33%に相当した。
【0022】
予めダイシングライン用と溝形成用のパターニングを行い、エッチングすればダイシングライン(106)と溝(107)は同時に形成される。本実施例では、ダイシングライン(106)の凹部と裏面の凹部とが一致する様にした。ダイシングする基板の厚さを薄くし、チップ化を容易にするためである。ダイシングライン(106)に沿ってスクライブし、チップとした。チップサイズは350μm×350μmであった。
【0023】
チップをフレームにマウントした。マウント後、チップをエポキシ樹脂で封止した。エポキシ樹脂は一般的な封止用のもので有るがシリカフィラーを混入している。封止温度は約200℃とした。
【0024】
GaInAsホール素子の電気的な特性を評価した。積感度を本発明と従来例とで比較した。本発明のGaInAsホール素子では、積感度はモールドの前後で約760V・A/Tと殆ど変化が認められかった。従来例のそれは約20%低下し、モールド後では621V・A/Tに悪化した。また、不平衡率は本発明による素子ではモルード前後に於いて±6%程度と一定であった。従来例のそれは±12%と明かに劣化した。
【0025】
【表1】
【0026】
(実施例2)
基板としてFeを添加してなる面方位が{100}の半絶縁性のInP単結晶を使用した。InP単結晶の比抵抗は1×107 Ω・cmであり、厚さは約0.035cmであった。
【0027】
基板(101)の裏面(101−2)には凹凸状の溝(107)を設けた。溝はInPの劈開方向である<0バー11>方向及び<0バー1バー1>方向に格子状に形成した。これらの溝(107)は、公知のフォトリソグラフィー技術で一般的なフォトレジスト材をパターニングした後、無機酸によるエッチングで形成した。溝(107)の幅は50×10−4cmとし、50×10−4cmのピッチ間隔とした。溝の深さは約30×10ー4 cmとした。
【0028】
基板(101)の表面(101−1)上には、緩衝層としてn形のアンドープInP層(102)と、感磁層としてn形のS(硫黄)をドープしたGa0.47In0.53As層(103)とを順次常圧MOVPE法で堆積し、ヘテロ接合を形成した。InP層(102)の膜厚は約100nmでキャリア濃度は2×1015cm−3とした。Ga0.47In0.53As層(103)は膜厚が400nmでキャリア濃度は2×1016cm−3であった。電子移動度は室温に於いて11,000cm2 /V・sであった。
【0029】
基板(101)の裏面(101−2)側、即ち上記のヘテロ接合を形成したのとは反対側の溝(107)が形成された面に、中心粒径が約25nm程度のFe粉を含むポリイミド樹脂を、通常のスピンコート法により室温で塗布した。Fe粉の樹脂中の濃度は12重量%とした。塗布するポリイミド樹脂としてはInPの線膨張率に近いものを選択した。また、ポリイミド樹脂は溝(107)を埋める如く均一に塗布した。基板(101)の裏面(101−2)上の塗布膜の厚みは約300nmとした。
【0030】
ヘテロ接合を構成するGa0.47In0.53As層(103)上のSiO2 絶縁膜(105)上にも上記のポリイミド膜を塗布した。塗布膜の厚さは裏面側と同じく300nmとした。
【0031】
表、裏面にポリイミド膜を塗布した後、紫外光を照射した。紫外光は水銀ランプを使用して照射した。これにより、ポリイミド樹脂を硬化させた。
【0032】
ダイシングライン(106)を通常のフォトリソグラフィー技術等を利用して形成した後、チップとした。チップサイズは0.035cmの正方形とした。
【0033】
チップとした後、一般的なリードフレームにペーストでマウントした。マウント後、一般的なエポキシ樹脂で封止した。熱硬化性エポキシ樹脂での封止温度は約195℃とした。この封止温度より冷却後、ホール素子の特性を評価した。
【0034】
表2に示す様に、本発明により製作されたGaInAsホール素子にあっては、積感度がモールドの前後で約743V・A/Tと殆ど変化が認められなかった。不平衡率も本発明によればモールド前後で±6%以内であった。従来のポリイミド樹脂の被膜を設けてないGaInAsホール素子では、モールド後に積感度が625V・A/Tに、約10%の低下した。不平衡率もモールド前±6%程度からモールド後では±12%程度に悪化した。
【0035】
【表2】
【0036】
【発明の効果】
特性劣化の少ない高性能のGaInAsホール素子を安定して提供できる。
【図面の簡単な説明】
【図1】本発明に係わるGaInAsホール素子の平面模式図である。
【図2】図1の破線A−A’に沿う断面模式図である。
【図3】ダイシングラインと溝の好ましい配置の一例を示す図である。
【図4】同心円状の溝の例の平面模式図である。
【図5】図4の断面模式図である。
【図6】同心円状の溝の例を示す図である。
【符号の説明】
(101) 基板
(101−1) 基板表面
(101−2) 基板裏面
(101−3) オリエンテーションフラット
(102) InP層
(103) Ga0.47In0.53As層
(104) オーミック入・出力電極
(105) SiO2 絶縁膜
(106) ダイシングライン
(107) 溝
(108) ホール素子チップ
Claims (6)
- III−V族化合物半導体ヘテロ接合からなる感磁部層を設けた基板の裏面側に溝を形成し、該溝に軟磁性物質を含む、上記基板と同等の線膨張率を有する樹脂を充填し、かつ該樹脂製の外囲器によってモールドされたヘテロ接合ホール素子。
- 樹脂材料が光硬化型樹脂であることを特徴とする請求項1に記載のヘテロ接合ホール素子。
- 裏面の溝の深さが基板の厚さの3%以上で88%以下である請求項1または2に記載のヘテロ接合ホール素子。
- 基板がInPであることを特徴とする請求項1または2に記載のヘテロ接合ホール素子。
- GaInAsとInPとのヘテロ接合からなることを特徴とする請求項1または2に記載のヘテロ接合ホール素子。
- GaInAsとAlInAsとのヘテロ接合からなることを特徴とする請求項1または2に記載のヘテロ接合ホール素子。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP23559094A JP3601082B2 (ja) | 1994-09-29 | 1994-09-29 | ヘテロ接合ホール素子 |
Applications Claiming Priority (1)
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Publications (2)
Publication Number | Publication Date |
---|---|
JPH0897485A JPH0897485A (ja) | 1996-04-12 |
JP3601082B2 true JP3601082B2 (ja) | 2004-12-15 |
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Date | Code | Title | Description |
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A131 | Notification of reasons for refusal |
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A131 | Notification of reasons for refusal |
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A521 | Request for written amendment filed |
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FPAY | Renewal fee payment (event date is renewal date of database) |
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FPAY | Renewal fee payment (event date is renewal date of database) |
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