JPH09181349A - 半導体デバイスの製造方法 - Google Patents
半導体デバイスの製造方法Info
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- JPH09181349A JPH09181349A JP7340508A JP34050895A JPH09181349A JP H09181349 A JPH09181349 A JP H09181349A JP 7340508 A JP7340508 A JP 7340508A JP 34050895 A JP34050895 A JP 34050895A JP H09181349 A JPH09181349 A JP H09181349A
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Abstract
(57)【要約】
【課題】 円形ウエハを用いた、ヘテロ接合を有する半
導体デバイスの製造方法において、製造工程中に起こる
ウエハ割れをなくして、歩留りを向上させることを課題
とする。 【解決手段】 円形のウエハ３０上にｎ−ＩｎＰバッフ
ァ層１ａ、ＩｎＧａＡｓ光吸収層２、ｎ−ＩｎＰ窓層
３、ｎ−ＩｎＧａＡｓコンタクト層４を結晶成長させた
後、ウエハ３０の外周近傍領域３１上の上記バッファ層
１ａ、光吸収層２、窓層３、コンタクト層４をエッチン
グで除去するようにした。
導体デバイスの製造方法において、製造工程中に起こる
ウエハ割れをなくして、歩留りを向上させることを課題
とする。 【解決手段】 円形のウエハ３０上にｎ−ＩｎＰバッフ
ァ層１ａ、ＩｎＧａＡｓ光吸収層２、ｎ−ＩｎＰ窓層
３、ｎ−ＩｎＧａＡｓコンタクト層４を結晶成長させた
後、ウエハ３０の外周近傍領域３１上の上記バッファ層
１ａ、光吸収層２、窓層３、コンタクト層４をエッチン
グで除去するようにした。
Description
【０００１】
【発明の属する技術分野】この発明は半導体デバイスの
製造方法に関し、特に光通信等に使用するレーザダイオ
ードやフォトダイオード等の光半導体デバイスの製造方
法に関するものである。
製造方法に関し、特に光通信等に使用するレーザダイオ
ードやフォトダイオード等の光半導体デバイスの製造方
法に関するものである。
【０００２】
【従来の技術】光半導体デバイスにおいては注入キャリ
アの閉じ込めと光の閉じ込めとが不可欠であるため、Ｉ
ｎＧａＡｓＰ／ＩｎＰといったヘテロ接合を設ける必要
がある。特に光通信に用いる光半導体デバイスにはＩｎ
ＧａＡｓＰ／ＩｎＰやＩｎＧａＡｓ／ＩｎＰのヘテロ接
合が不可欠である。
アの閉じ込めと光の閉じ込めとが不可欠であるため、Ｉ
ｎＧａＡｓＰ／ＩｎＰといったヘテロ接合を設ける必要
がある。特に光通信に用いる光半導体デバイスにはＩｎ
ＧａＡｓＰ／ＩｎＰやＩｎＧａＡｓ／ＩｎＰのヘテロ接
合が不可欠である。
【０００３】一般に、ＩｎＧａＡｓＰ／ＩｎＰやＩｎＧ
ａＡｓ／ＩｎＰのヘテロ接合には、ＩｎＧａＡｓＰ又は
ＩｎＧａＡｓと、ＩｎＰとの熱膨張係数の違いや、格子
定数の違いにより歪応力が働き、この応力が大きい時
は、ミスフィット転位が入るか、もしくはクラックが入
る。そのため結晶成長させる際には、これらのヘテロ接
合を形成する層が同じ格子定数になるようにＩｎＧａＡ
ｓＰ層やＩｎＧａＡｓ層の組成を調整し、ヘテロ接合部
分に歪応力ができるだけ働かないようにしている。
ａＡｓ／ＩｎＰのヘテロ接合には、ＩｎＧａＡｓＰ又は
ＩｎＧａＡｓと、ＩｎＰとの熱膨張係数の違いや、格子
定数の違いにより歪応力が働き、この応力が大きい時
は、ミスフィット転位が入るか、もしくはクラックが入
る。そのため結晶成長させる際には、これらのヘテロ接
合を形成する層が同じ格子定数になるようにＩｎＧａＡ
ｓＰ層やＩｎＧａＡｓ層の組成を調整し、ヘテロ接合部
分に歪応力ができるだけ働かないようにしている。
【０００４】一方、光半導体デバイスの製造には、従来
は、結晶成長方法として液相成長を用いていたため、角
形ウエハを使用していたが、角形ウエハは、例えば、レ
ジストパターンを形成する際に、レジスト等がウエハの
角部に溜まったりしてレジストの不均一な分布が生じ、
パターンを形成する位置の精度が悪くなる等の原因によ
り加工精度が低くなるという問題があった。しかし、近
年、結晶成長方法が液相成長から気相成長に移り、直径
が２〜３インチの円形ウエハ上に均一な結晶成長を行う
ことができるようになったため、Ｓｉデバイスと同じよ
うな加工精度の高い円形ウエハを用いたプロセスが行え
るようになった。例えば、このような円形ウエハを用い
ることにより、レジストをウエハ上に均一に成膜できる
ため、パターンを形成する際の位置精度を向上させるこ
とが可能となる。
は、結晶成長方法として液相成長を用いていたため、角
形ウエハを使用していたが、角形ウエハは、例えば、レ
ジストパターンを形成する際に、レジスト等がウエハの
角部に溜まったりしてレジストの不均一な分布が生じ、
パターンを形成する位置の精度が悪くなる等の原因によ
り加工精度が低くなるという問題があった。しかし、近
年、結晶成長方法が液相成長から気相成長に移り、直径
が２〜３インチの円形ウエハ上に均一な結晶成長を行う
ことができるようになったため、Ｓｉデバイスと同じよ
うな加工精度の高い円形ウエハを用いたプロセスが行え
るようになった。例えば、このような円形ウエハを用い
ることにより、レジストをウエハ上に均一に成膜できる
ため、パターンを形成する際の位置精度を向上させるこ
とが可能となる。
【０００５】図５は、従来の光通信用フォトダイオード
の製造方法の主要工程を示す、ウエハの上面側から見た
平面図（図５(a))，及び図５(a) に示したウエハのＶ−
Ｖ線による断面図（図５(b))であり、図において、３０
は平面形状が直径２〜３インチの円形であるｎ型（以
下、ｎ−と称す）ＩｎＰからなるウエハで、その中央領
域には複数のｎ−ＩｎＰ基板１を有している。１ａはｎ
−ＩｎＰバッファ層、２は真性（以下、ｉ−と称す）Ｉ
ｎＧａＡｓ光吸収層、３はｎ−ＩｎＰ窓層、４はｎ−Ｉ
ｎＧａＡｓコンタクト層、５１は半導体積層構造であ
る。
の製造方法の主要工程を示す、ウエハの上面側から見た
平面図（図５(a))，及び図５(a) に示したウエハのＶ−
Ｖ線による断面図（図５(b))であり、図において、３０
は平面形状が直径２〜３インチの円形であるｎ型（以
下、ｎ−と称す）ＩｎＰからなるウエハで、その中央領
域には複数のｎ−ＩｎＰ基板１を有している。１ａはｎ
−ＩｎＰバッファ層、２は真性（以下、ｉ−と称す）Ｉ
ｎＧａＡｓ光吸収層、３はｎ−ＩｎＰ窓層、４はｎ−Ｉ
ｎＧａＡｓコンタクト層、５１は半導体積層構造であ
る。
【０００６】また、図６(a) 〜(d) は、従来の光通信用
フォトダイオードの製造方法を示す断面工程図であり、
図において、図５と同一符号は同一又は相当する部分を
示しており、５はＳｉＮ膜等の絶縁膜からなる拡散用マ
スク、６はＺｎＯ等の拡散源、７はＳｉＯ2 膜、８は高
濃度にｐ型不純物を有する不純物高濃度拡散領域、９は
ＳｉＮ等の反射防止膜、１０はｐ側電極、１０ａはボン
ディングパッド部、１１はｎ側電極、２０は受光領域で
ある。
フォトダイオードの製造方法を示す断面工程図であり、
図において、図５と同一符号は同一又は相当する部分を
示しており、５はＳｉＮ膜等の絶縁膜からなる拡散用マ
スク、６はＺｎＯ等の拡散源、７はＳｉＯ2 膜、８は高
濃度にｐ型不純物を有する不純物高濃度拡散領域、９は
ＳｉＮ等の反射防止膜、１０はｐ側電極、１０ａはボン
ディングパッド部、１１はｎ側電極、２０は受光領域で
ある。
【０００７】また、図７は、従来の光通信フォトダイオ
ードの製造方法において発生する問題点を説明するため
の図であり、図において、図５と同一符号は同一または
相当する部分を示しており、４１はマイクロクラックで
ある。
ードの製造方法において発生する問題点を説明するため
の図であり、図において、図５と同一符号は同一または
相当する部分を示しており、４１はマイクロクラックで
ある。
【０００８】次に製造方法について説明する。まず、図
５(a),(b) 及び図６(a) に示すように、複数のｎ−Ｉｎ
Ｐ基板１を含んだウエハ３０上に、ＶＰＥ(Vapor phase
epitaxy) ，ＭＢＥ(Molecular beam epitaxy)又はＭＯ
ＣＶＤ(Metal Organic Chemical Vapor Deposition) 等
の気相成長法を用いてｎ−ＩｎＰバッファ層１ａ、厚さ
約５μｍのＩｎＧａＡｓ光吸収層２、厚さ約１μｍのｎ
−ＩｎＰ窓層３、厚さ約０．５μｍのｎ−ＩｎＧａＡｓ
Ｐコンタクト層４を順次結晶成長させて、半導体積層構
造５１を形成する。このとき、ｎ−ＩｎＰ基板１及びｎ
−ＩｎＰバッファ層１ａ上には、これら基板１及びバッ
ファ層１ａに対して熱膨張係数の異なるＩｎＧａＡｓ光
吸収層２が約５μｍと非常に厚い厚さで積層されている
ため、このヘテロ接合が形成される部分、即ちバッファ
層１ａと光吸収層２との間には大きな歪応力が加わって
いる。さらに、一般にウエハ上に化合物半導体層の結晶
成長を行う場合、素子を設ける領域であるウエハの中央
領域においては均一な所望の組成の化合物半導体層を得
ることができるが、ウエハの外周近傍領域では、化合物
の組成に分布が生じ、均一な組成の化合物半導体層を得
ることができないという性質があるため、ウエハの中央
領域上に形成されるＩｎＧａＡｓ光吸収層２の組成をＩ
ｎＰ基板３０に格子定数が合うように組成調整しても、
ウエハ外周近傍領域ではその組成がずれ、ウエハ外周近
傍領域には、ウエハの中央領域に比べてさらに強い歪応
力が加わっている。
５(a),(b) 及び図６(a) に示すように、複数のｎ−Ｉｎ
Ｐ基板１を含んだウエハ３０上に、ＶＰＥ(Vapor phase
epitaxy) ，ＭＢＥ(Molecular beam epitaxy)又はＭＯ
ＣＶＤ(Metal Organic Chemical Vapor Deposition) 等
の気相成長法を用いてｎ−ＩｎＰバッファ層１ａ、厚さ
約５μｍのＩｎＧａＡｓ光吸収層２、厚さ約１μｍのｎ
−ＩｎＰ窓層３、厚さ約０．５μｍのｎ−ＩｎＧａＡｓ
Ｐコンタクト層４を順次結晶成長させて、半導体積層構
造５１を形成する。このとき、ｎ−ＩｎＰ基板１及びｎ
−ＩｎＰバッファ層１ａ上には、これら基板１及びバッ
ファ層１ａに対して熱膨張係数の異なるＩｎＧａＡｓ光
吸収層２が約５μｍと非常に厚い厚さで積層されている
ため、このヘテロ接合が形成される部分、即ちバッファ
層１ａと光吸収層２との間には大きな歪応力が加わって
いる。さらに、一般にウエハ上に化合物半導体層の結晶
成長を行う場合、素子を設ける領域であるウエハの中央
領域においては均一な所望の組成の化合物半導体層を得
ることができるが、ウエハの外周近傍領域では、化合物
の組成に分布が生じ、均一な組成の化合物半導体層を得
ることができないという性質があるため、ウエハの中央
領域上に形成されるＩｎＧａＡｓ光吸収層２の組成をＩ
ｎＰ基板３０に格子定数が合うように組成調整しても、
ウエハ外周近傍領域ではその組成がずれ、ウエハ外周近
傍領域には、ウエハの中央領域に比べてさらに強い歪応
力が加わっている。
【０００９】続いて、結晶成長により半導体積層構造５
１を形成したウエハ３０の上面に、拡散マスク用絶縁膜
５をプラズマＣＶＤ(Chemical vapor deposition) によ
り約３００℃の温度で形成した後、拡散領域を形成する
領域の絶縁膜をフォトリソグラフィー技術とエッチング
とを用いて除去し、さらに、ウエハ３０の上面に拡散源
６としてＺｎＯ膜およびＳｉＯ2 膜７を成膜し、約４０
０℃でｐ型不純物であるＺｎを固相拡散することにより
不純物高濃度拡散領域８を形成する（図６(b))。これに
より、ウエハ３０の上面の、不純物高濃度拡散領域８が
形成された領域がフォトダイオードの受光領域２０とな
る。その後、上記ＳｉＯ2 膜７，拡散源６，及び拡散マ
スク用絶縁膜５を除去し、コンタクト層４を、受光領域
２０の外周の内側に沿った部分を残すようにエッチング
し、該コンタクト層４が除去されて露出したｎ−ＩｎＰ
窓層３上に反射防止膜９を形成し（図６(c))、コンタク
ト層４上にｐ側電極１０を形成するとともに、該ｐ側電
極１０と接続されたボンディングパッド部１０ａを反射
防止膜９上に形成し、ｎ−ＩｎＰ基板１の裏面側にｎ側
電極１１を形成し、ウエハ３０を各ｎ−ＩｎＰ基板１ご
とに分離して、図６(d) に示すようなフォトダイオード
を得る。
１を形成したウエハ３０の上面に、拡散マスク用絶縁膜
５をプラズマＣＶＤ(Chemical vapor deposition) によ
り約３００℃の温度で形成した後、拡散領域を形成する
領域の絶縁膜をフォトリソグラフィー技術とエッチング
とを用いて除去し、さらに、ウエハ３０の上面に拡散源
６としてＺｎＯ膜およびＳｉＯ2 膜７を成膜し、約４０
０℃でｐ型不純物であるＺｎを固相拡散することにより
不純物高濃度拡散領域８を形成する（図６(b))。これに
より、ウエハ３０の上面の、不純物高濃度拡散領域８が
形成された領域がフォトダイオードの受光領域２０とな
る。その後、上記ＳｉＯ2 膜７，拡散源６，及び拡散マ
スク用絶縁膜５を除去し、コンタクト層４を、受光領域
２０の外周の内側に沿った部分を残すようにエッチング
し、該コンタクト層４が除去されて露出したｎ−ＩｎＰ
窓層３上に反射防止膜９を形成し（図６(c))、コンタク
ト層４上にｐ側電極１０を形成するとともに、該ｐ側電
極１０と接続されたボンディングパッド部１０ａを反射
防止膜９上に形成し、ｎ−ＩｎＰ基板１の裏面側にｎ側
電極１１を形成し、ウエハ３０を各ｎ−ＩｎＰ基板１ご
とに分離して、図６(d) に示すようなフォトダイオード
を得る。
【００１０】
【発明が解決しようとする課題】以上のように、従来の
半導体デバイスは作製されていた。しかしながら、図５
に示すような、特にヘテロ接合を有する半導体積層構造
５１が形成されている円形のウエハ３０の外周近傍領域
には、上述したように、歪応力が強く加わっており、こ
のような外周近傍部分に歪応力が強く加わっているウエ
ハでは、結晶成長後、すでに転位が走っている場合もあ
るが、さらに、拡散マスク用絶縁膜５を形成する工程
や、通常密着性向上のため１５０℃〜２００℃で成膜す
る拡散源６の形成工程や、受光領域２０を形成するため
の固相拡散工程等の、主として熱処理を伴う工程等によ
り、新たに転位が発生したり、これらの転位が増殖した
りしてクラックとなり、図７に示すように、ウエハ３０
の外周近傍領域に微細なクラック、即ちマイクロクラッ
ク４１が多発してしまう。そして、このようなマイクロ
クラック４１が存在すると、ウエハプロセス中にウエハ
割れが発生してしまう。このように、円形ウエハを用い
た半導体製造プロセスにおいては、高い加工精度を得る
ことはできるが、歩留りを向上させることができないと
いう問題があった。
半導体デバイスは作製されていた。しかしながら、図５
に示すような、特にヘテロ接合を有する半導体積層構造
５１が形成されている円形のウエハ３０の外周近傍領域
には、上述したように、歪応力が強く加わっており、こ
のような外周近傍部分に歪応力が強く加わっているウエ
ハでは、結晶成長後、すでに転位が走っている場合もあ
るが、さらに、拡散マスク用絶縁膜５を形成する工程
や、通常密着性向上のため１５０℃〜２００℃で成膜す
る拡散源６の形成工程や、受光領域２０を形成するため
の固相拡散工程等の、主として熱処理を伴う工程等によ
り、新たに転位が発生したり、これらの転位が増殖した
りしてクラックとなり、図７に示すように、ウエハ３０
の外周近傍領域に微細なクラック、即ちマイクロクラッ
ク４１が多発してしまう。そして、このようなマイクロ
クラック４１が存在すると、ウエハプロセス中にウエハ
割れが発生してしまう。このように、円形ウエハを用い
た半導体製造プロセスにおいては、高い加工精度を得る
ことはできるが、歩留りを向上させることができないと
いう問題があった。
【００１１】本発明は上記のような問題点を解消するた
めになされたものであり、製造工程中に起こるウエハ割
れをなくして、歩留りを向上させることができる、円形
ウエハを用いた、ヘテロ接合を有する半導体デバイスの
製造方法を提供することを目的とする。
めになされたものであり、製造工程中に起こるウエハ割
れをなくして、歩留りを向上させることができる、円形
ウエハを用いた、ヘテロ接合を有する半導体デバイスの
製造方法を提供することを目的とする。
【００１２】
【課題を解決するための手段】この発明に係る半導体デ
バイスの製造方法は、半導体材料からなる平面形状が円
形状のウエハ上に、半導体層を結晶成長させて、ヘテロ
接合を有する半導体積層構造を形成する工程と、この結
晶成長工程の後、上記ウエハの外周近傍領域上に形成さ
れた上記半導体層を除去する工程とを含むようにしたも
のである。
バイスの製造方法は、半導体材料からなる平面形状が円
形状のウエハ上に、半導体層を結晶成長させて、ヘテロ
接合を有する半導体積層構造を形成する工程と、この結
晶成長工程の後、上記ウエハの外周近傍領域上に形成さ
れた上記半導体層を除去する工程とを含むようにしたも
のである。
【００１３】また、上記半導体デバイスの製造方法にお
いて、上記半導体層を除去する工程を、上記半導体層
を、その表面から上記ウエハに達する深さまでエッチン
グして行うようにしたものである。
いて、上記半導体層を除去する工程を、上記半導体層
を、その表面から上記ウエハに達する深さまでエッチン
グして行うようにしたものである。
【００１４】また、上記半導体デバイスの製造方法にお
いて、上記半導体層を除去する工程は、上記半導体層及
びウエハを、上記ウエハの外周に沿って研削して行うよ
うにしたものである。
いて、上記半導体層を除去する工程は、上記半導体層及
びウエハを、上記ウエハの外周に沿って研削して行うよ
うにしたものである。
【００１５】また、この発明に係る半導体デバイスの製
造方法は、半導体材料からなる平面形状が円形状のウエ
ハの外周近傍領域上に、選択成長用マスクを形成する工
程と、上記ウエハ上の、上記外周近傍領域上を除いた領
域上に、上記選択成長用マスクを用いて半導体層を選択
的に結晶成長させて、ヘテロ接合を有する半導体積層構
造を形成する工程とを含むようにしたものである。
造方法は、半導体材料からなる平面形状が円形状のウエ
ハの外周近傍領域上に、選択成長用マスクを形成する工
程と、上記ウエハ上の、上記外周近傍領域上を除いた領
域上に、上記選択成長用マスクを用いて半導体層を選択
的に結晶成長させて、ヘテロ接合を有する半導体積層構
造を形成する工程とを含むようにしたものである。
【００１６】
実施の形態１．この発明の実施の形態１に係る半導体デ
バイスの製造方法は、図１によれば、半導体材料からな
る平面形状が円形状のウエハ（３０）上に、半導体層
（１ａ，２，３，４）を結晶成長させて、ヘテロ接合を
有する半導体積層構造（５１）を形成する工程と、この
結晶成長工程の後、上記ウエハ（３０）の外周近傍領域
（３１）上に形成された上記半導体層（１ａ，２，３，
４）を除去する工程とを含む構成としたものであり、こ
れにより、歪応力が強く加わっている、円形ウエハ（３
０）の外周近傍領域上のヘテロ接合を形成する半導体層
（１ａ，２，３，４）を削除して、その後の製造工程に
おいても、ウエハ（３０）の外周近傍領域（３１）上に
おけるマイクロクラックの発生を抑えることができ、マ
イクロクラックが原因となって発生していたウエハ割れ
を発生させないようにして、半導体デバイスを、円形ウ
エハを用いて、高歩留りで製造することができるという
作用効果がある。
バイスの製造方法は、図１によれば、半導体材料からな
る平面形状が円形状のウエハ（３０）上に、半導体層
（１ａ，２，３，４）を結晶成長させて、ヘテロ接合を
有する半導体積層構造（５１）を形成する工程と、この
結晶成長工程の後、上記ウエハ（３０）の外周近傍領域
（３１）上に形成された上記半導体層（１ａ，２，３，
４）を除去する工程とを含む構成としたものであり、こ
れにより、歪応力が強く加わっている、円形ウエハ（３
０）の外周近傍領域上のヘテロ接合を形成する半導体層
（１ａ，２，３，４）を削除して、その後の製造工程に
おいても、ウエハ（３０）の外周近傍領域（３１）上に
おけるマイクロクラックの発生を抑えることができ、マ
イクロクラックが原因となって発生していたウエハ割れ
を発生させないようにして、半導体デバイスを、円形ウ
エハを用いて、高歩留りで製造することができるという
作用効果がある。
【００１７】実施の形態２．この発明の実施の形態２に
係る半導体デバイスの製造方法は、図３によれば、半導
体材料からなる平面形状が円形状のウエハ（３０）の外
周近傍領域上に、選択成長用マスク（３２）を形成する
工程と、上記ウエハ（３０）上の、上記外周近傍領域上
を除いた領域上に、上記選択成長用マスク（３２）を用
いて半導体層（１ａ，２，３，４）を選択的に結晶成長
させて、ヘテロ接合を有する半導体積層構造（５１）を
形成する工程とを含む構成としたものであり、これによ
り、ウエハ（３０）の外周近傍領域（３１）上に歪応力
が強く加わるヘテロ接合が形成されないので、半導体デ
バイスの形成に際して、ウエハ（３０）の外周近傍領域
（３１）上におけるマイクロクラックの発生を抑え、マ
イクロクラックが原因となって発生していたウエハ割れ
を発生させないようにすることができ、半導体デバイス
を、円形ウエハを用いて、高歩留りで製造することがで
きる作用効果がある。
係る半導体デバイスの製造方法は、図３によれば、半導
体材料からなる平面形状が円形状のウエハ（３０）の外
周近傍領域上に、選択成長用マスク（３２）を形成する
工程と、上記ウエハ（３０）上の、上記外周近傍領域上
を除いた領域上に、上記選択成長用マスク（３２）を用
いて半導体層（１ａ，２，３，４）を選択的に結晶成長
させて、ヘテロ接合を有する半導体積層構造（５１）を
形成する工程とを含む構成としたものであり、これによ
り、ウエハ（３０）の外周近傍領域（３１）上に歪応力
が強く加わるヘテロ接合が形成されないので、半導体デ
バイスの形成に際して、ウエハ（３０）の外周近傍領域
（３１）上におけるマイクロクラックの発生を抑え、マ
イクロクラックが原因となって発生していたウエハ割れ
を発生させないようにすることができ、半導体デバイス
を、円形ウエハを用いて、高歩留りで製造することがで
きる作用効果がある。
【００１８】
実施例１．図１は、この発明の実施例１のフォトダイオ
ードの製造方法の主要工程を示す、ウエハの上面側から
見た平面図（図１(a))，及び図１(a) に示したウエハの
Ｉ−Ｉ線による断面図（図１(b))であり、図において、
３０は平面形状が直径２〜３インチの円形であるｎ型
（以下、ｎ−と称す）ＩｎＰからなるウエハで、その中
央領域には複数のｎ−ＩｎＰ基板１を含んでいる。３１
は該ウエハ３０の外周に沿った約５ｍｍ幅の領域、即ち
外周近傍領域、１ａはｎ−ＩｎＰバッファ層、２は真性
（以下、ｉ−と称す）ＩｎＧａＡｓ光吸収層、３はｎ−
ＩｎＰ窓層、４はｎ−ＩｎＧａＡｓコンタクト層、５１
は半導体積層構造である。
ードの製造方法の主要工程を示す、ウエハの上面側から
見た平面図（図１(a))，及び図１(a) に示したウエハの
Ｉ−Ｉ線による断面図（図１(b))であり、図において、
３０は平面形状が直径２〜３インチの円形であるｎ型
（以下、ｎ−と称す）ＩｎＰからなるウエハで、その中
央領域には複数のｎ−ＩｎＰ基板１を含んでいる。３１
は該ウエハ３０の外周に沿った約５ｍｍ幅の領域、即ち
外周近傍領域、１ａはｎ−ＩｎＰバッファ層、２は真性
（以下、ｉ−と称す）ＩｎＧａＡｓ光吸収層、３はｎ−
ＩｎＰ窓層、４はｎ−ＩｎＧａＡｓコンタクト層、５１
は半導体積層構造である。
【００１９】また、図２はこの発明の実施例１によるフ
ォトダイオードの製造方法を示す断面工程図であり、図
において、図１と同一符号は同一または相当する部分を
示しており、５はＳｉＮ膜等の絶縁膜からなる拡散用マ
スク、６はＺｎＯ等の拡散源、７はＳｉＯ2 膜、９はＳ
ｉＮ等の反射防止膜、１０はｐ側電極、１０ａはボンデ
ィングパッド部、１１はｎ側電極、２０は受光領域であ
る。なお、この図２においては、フォトダイオードの１
つの素子が形成される部分のみを示しており、その他の
部分は省略している。
ォトダイオードの製造方法を示す断面工程図であり、図
において、図１と同一符号は同一または相当する部分を
示しており、５はＳｉＮ膜等の絶縁膜からなる拡散用マ
スク、６はＺｎＯ等の拡散源、７はＳｉＯ2 膜、９はＳ
ｉＮ等の反射防止膜、１０はｐ側電極、１０ａはボンデ
ィングパッド部、１１はｎ側電極、２０は受光領域であ
る。なお、この図２においては、フォトダイオードの１
つの素子が形成される部分のみを示しており、その他の
部分は省略している。
【００２０】次に製造方法について説明する。まず、図
２(a) に示すように、円形ウエハ形状のｎ−ＩｎＰ基板
１上に、ＶＰＥ(Vapor phase epitaxy) ，ＭＢＥ(Molec
ularbeam epitaxy)又はＭＯＣＶＤ(Metal-Organic Chem
ical Vapor Deposition) 等の気相成長法を用いてｎ−
ＩｎＰバッファ層１ａ、厚さ約５μｍのＩｎＧａＡｓ光
吸収層２、厚さ約１μｍのｎ−ＩｎＰ窓層３、厚さ約
０．５μｍのｎ−ＩｎＧａＡｓＰコンタクト層４を順次
結晶成長させて、ヘテロ接合を有する半導体積層構造５
１を形成する。
２(a) に示すように、円形ウエハ形状のｎ−ＩｎＰ基板
１上に、ＶＰＥ(Vapor phase epitaxy) ，ＭＢＥ(Molec
ularbeam epitaxy)又はＭＯＣＶＤ(Metal-Organic Chem
ical Vapor Deposition) 等の気相成長法を用いてｎ−
ＩｎＰバッファ層１ａ、厚さ約５μｍのＩｎＧａＡｓ光
吸収層２、厚さ約１μｍのｎ−ＩｎＰ窓層３、厚さ約
０．５μｍのｎ−ＩｎＧａＡｓＰコンタクト層４を順次
結晶成長させて、ヘテロ接合を有する半導体積層構造５
１を形成する。
【００２１】続いて、半導体積層構造５１が形成された
円形ウエハ３０の外周近傍領域３１を除いた領域上にレ
ジスト（図示せず）を塗布し、円形ウエハ３０の外周近
傍領域３１を、コンタクト層４の表面から円形ウエハ３
０に達するまで、例えば約１０μｍの深さとなるよう、
上記レジストをマスクとしてＢｒメタノール系のエッチ
ャントでエッチングし、上記レジストを除去して、図１
(a),(b) に示すように、ウエハ３０の外周近傍領域３１
上の半導体層，即ちバッファ層１ａ、光吸収層２、窓層
３、及びコンタクト層４を除去したウエハ３０を得る。
なお、上記レジストの塗布は、円形のウエハ３０を用い
ているため、レジストコータのエッジ洗浄機構を利用
し、レジストをウエハ３０上に均一に形成した後、ウエ
ハ３０のエッジ部上，即ち外周近傍領域３１上のレジス
トのみを洗浄して除去することにより、容易に行うこと
ができる。
円形ウエハ３０の外周近傍領域３１を除いた領域上にレ
ジスト（図示せず）を塗布し、円形ウエハ３０の外周近
傍領域３１を、コンタクト層４の表面から円形ウエハ３
０に達するまで、例えば約１０μｍの深さとなるよう、
上記レジストをマスクとしてＢｒメタノール系のエッチ
ャントでエッチングし、上記レジストを除去して、図１
(a),(b) に示すように、ウエハ３０の外周近傍領域３１
上の半導体層，即ちバッファ層１ａ、光吸収層２、窓層
３、及びコンタクト層４を除去したウエハ３０を得る。
なお、上記レジストの塗布は、円形のウエハ３０を用い
ているため、レジストコータのエッジ洗浄機構を利用
し、レジストをウエハ３０上に均一に形成した後、ウエ
ハ３０のエッジ部上，即ち外周近傍領域３１上のレジス
トのみを洗浄して除去することにより、容易に行うこと
ができる。
【００２２】次に、半導体積層構造５１の上面に、拡散
マスク用絶縁膜５を形成し、拡散領域を形成する領域の
絶縁膜５をフォトリソグラフィー技術とエッチングとを
用いて除去し、さらに、ウエハ３０の上面に拡散源６で
あるＺｎＯ膜とＳｉＯ2 膜７を成膜し、約４００℃でＺ
ｎを固相拡散することにより、図２(b) に示すように、
ｐ型の不純物であるＺｎを高濃度に拡散させた不純物高
濃度拡散領域８を形成する。これにより、ウエハ３０の
上面の、不純物高濃度拡散領域８が形成された領域がフ
ォトダイオードの受光領域２０となる。その後、上記Ｓ
ｉＯ2 膜７，拡散源６，及び拡散マスク用絶縁膜５を除
去し、コンタクト層４を、受光領域２０の外周の内側に
沿った部分を残すようにエッチングし、該コンタクト層
４が除去されて露出したｎ−ＩｎＰ窓層３上に反射防止
膜９を形成し（図２(c))、コンタクト層４上にｐ側電極
１０を形成するとともに、該ｐ側電極１０と接続された
ボンディングパッド部１０ａを反射防止膜９上の所定の
領域に形成し、ｎ−ＩｎＰ基板１の裏面側にｎ側電極１
１を形成し、ウエハ３０を各ｎ−ＩｎＰ基板１ごとに分
離することにより、図２(d) に示すようなフォトダイオ
ードを得る。
マスク用絶縁膜５を形成し、拡散領域を形成する領域の
絶縁膜５をフォトリソグラフィー技術とエッチングとを
用いて除去し、さらに、ウエハ３０の上面に拡散源６で
あるＺｎＯ膜とＳｉＯ2 膜７を成膜し、約４００℃でＺ
ｎを固相拡散することにより、図２(b) に示すように、
ｐ型の不純物であるＺｎを高濃度に拡散させた不純物高
濃度拡散領域８を形成する。これにより、ウエハ３０の
上面の、不純物高濃度拡散領域８が形成された領域がフ
ォトダイオードの受光領域２０となる。その後、上記Ｓ
ｉＯ2 膜７，拡散源６，及び拡散マスク用絶縁膜５を除
去し、コンタクト層４を、受光領域２０の外周の内側に
沿った部分を残すようにエッチングし、該コンタクト層
４が除去されて露出したｎ−ＩｎＰ窓層３上に反射防止
膜９を形成し（図２(c))、コンタクト層４上にｐ側電極
１０を形成するとともに、該ｐ側電極１０と接続された
ボンディングパッド部１０ａを反射防止膜９上の所定の
領域に形成し、ｎ−ＩｎＰ基板１の裏面側にｎ側電極１
１を形成し、ウエハ３０を各ｎ−ＩｎＰ基板１ごとに分
離することにより、図２(d) に示すようなフォトダイオ
ードを得る。
【００２３】次に動作について、図２(d) を用いて説明
する。ｐ側電極１０が負、ｎ側電極１１が正となるよう
にフォトダイオードに逆バイアス電流を流すと、ｐ型の
不純物高濃度拡散領域８とｉ−ＩｎＧａＡｓ光吸収層２
との接合面からｎ−ＩｎＰ基板１方向に向かって空乏層
が形成される。この時、この空乏層内の光吸収層２に受
光領域２０から光が入射されると、この空乏層内の光吸
収層２でキャリアが励起され、光の入射量に対応した光
電流がｐ側電極１０、及びｎ側電極１１から流れるよう
になる。
する。ｐ側電極１０が負、ｎ側電極１１が正となるよう
にフォトダイオードに逆バイアス電流を流すと、ｐ型の
不純物高濃度拡散領域８とｉ−ＩｎＧａＡｓ光吸収層２
との接合面からｎ−ＩｎＰ基板１方向に向かって空乏層
が形成される。この時、この空乏層内の光吸収層２に受
光領域２０から光が入射されると、この空乏層内の光吸
収層２でキャリアが励起され、光の入射量に対応した光
電流がｐ側電極１０、及びｎ側電極１１から流れるよう
になる。
【００２４】本実施例１のフォトダイオードの製造方法
においては、円形ウエハ３０上に複数の半導体層、即ち
バッファ層１ａ、光吸収層２、窓層３、及びコンタクト
層４を形成して、バッファ層１ａと光吸収層２との間に
ヘテロ接合を有する、半導体積層構造５１を形成した
後、ウエハ外周近傍領域３１上の上記ヘテロ接合を有す
る複数の半導体層をエッチングで除去することにより、
従来の半導体デバイスの製造方法において説明した、歪
応力が強く加わっている円形ウエハの外周近傍領域３１
上のヘテロ接合を形成する半導体層を削除することがで
きる。その結果、その後のフォトダイオードの製造工程
において、熱処理を必要とする拡散マスク用絶縁膜の形
成や、固相拡散等を行っても転位が増殖せず、従来の技
術において問題となっていた、図７に示したようなマイ
クロクラックは発生しない。従って、その後の製造工程
を経てもマイクロクラックが原因となるウエハ割れが発
生しなくなる。
においては、円形ウエハ３０上に複数の半導体層、即ち
バッファ層１ａ、光吸収層２、窓層３、及びコンタクト
層４を形成して、バッファ層１ａと光吸収層２との間に
ヘテロ接合を有する、半導体積層構造５１を形成した
後、ウエハ外周近傍領域３１上の上記ヘテロ接合を有す
る複数の半導体層をエッチングで除去することにより、
従来の半導体デバイスの製造方法において説明した、歪
応力が強く加わっている円形ウエハの外周近傍領域３１
上のヘテロ接合を形成する半導体層を削除することがで
きる。その結果、その後のフォトダイオードの製造工程
において、熱処理を必要とする拡散マスク用絶縁膜の形
成や、固相拡散等を行っても転位が増殖せず、従来の技
術において問題となっていた、図７に示したようなマイ
クロクラックは発生しない。従って、その後の製造工程
を経てもマイクロクラックが原因となるウエハ割れが発
生しなくなる。
【００２５】このように、本実施例１によれば、円形の
ウエハ３０上に複数の半導体層を形成して、ヘテロ接合
を有する半導体積層構造５１を形成した後、ウエハ外周
近傍領域３１上の上記複数の半導体層をエッチングで除
去するようにしたから、歪が応力が強く加わっている、
円形ウエハの外周近傍領域上のヘテロ接合を形成する半
導体層を削除して、その後の製造工程においても、ウエ
ハの外周近傍領域上の半導体層におけるマイクロクラッ
クの発生を抑えることができ、マイクロクラックが原因
となって発生していたウエハ割れを発生させないように
して、フォトダイオードを、円形ウエハを用いて、高歩
留りで製造することができるという効果を得ることがで
きる。
ウエハ３０上に複数の半導体層を形成して、ヘテロ接合
を有する半導体積層構造５１を形成した後、ウエハ外周
近傍領域３１上の上記複数の半導体層をエッチングで除
去するようにしたから、歪が応力が強く加わっている、
円形ウエハの外周近傍領域上のヘテロ接合を形成する半
導体層を削除して、その後の製造工程においても、ウエ
ハの外周近傍領域上の半導体層におけるマイクロクラッ
クの発生を抑えることができ、マイクロクラックが原因
となって発生していたウエハ割れを発生させないように
して、フォトダイオードを、円形ウエハを用いて、高歩
留りで製造することができるという効果を得ることがで
きる。
【００２６】実施例２．図３は本発明の実施例２による
フォトダイオードの製造方法の主要工程を示す、ウエハ
の上面側から見た平面図（図３(a))，及び図３(a) に示
したウエハのIII −III 線による断面図（図３(b))であ
り、図において、図１と同一符号は同一又は相当する部
分を示しており、３２はＳｉＮやＳｉＯ2 等の選択成長
用マスクとして機能する絶縁膜である。
フォトダイオードの製造方法の主要工程を示す、ウエハ
の上面側から見た平面図（図３(a))，及び図３(a) に示
したウエハのIII −III 線による断面図（図３(b))であ
り、図において、図１と同一符号は同一又は相当する部
分を示しており、３２はＳｉＮやＳｉＯ2 等の選択成長
用マスクとして機能する絶縁膜である。
【００２７】本実施例２は、上記実施例１に示したフォ
トダイオードの製造方法において、半導体積層構造５１
を結晶成長により形成した後に、ウエハ３０の外周近傍
領域３１上に形成された半導体層をエッチングにより除
去する代わりに、ウエハ３０の外周近傍領域３１を除く
領域のみに選択的に、バッファ層１ａ、光吸収層２、窓
層３、及びコンタクト層４を結晶成長させ、ヘテロ接合
を有する半導体積層構造５１を形成するようにしたもの
である。
トダイオードの製造方法において、半導体積層構造５１
を結晶成長により形成した後に、ウエハ３０の外周近傍
領域３１上に形成された半導体層をエッチングにより除
去する代わりに、ウエハ３０の外周近傍領域３１を除く
領域のみに選択的に、バッファ層１ａ、光吸収層２、窓
層３、及びコンタクト層４を結晶成長させ、ヘテロ接合
を有する半導体積層構造５１を形成するようにしたもの
である。
【００２８】次に製造方法について説明する。まず、直
径約２〜３インチのｎ−ＩｎＰからなるウエハ３０上に
厚さ約１０００オングストロームのＳｉＯ2 膜等の絶縁
膜３２をスパッタ法を用いて成膜する。この絶縁膜３２
をフォトリソグラフィー技術とエッチングとを用いて、
ウエハ３０の外周に沿った約５ｍｍ幅の領域，即ちウエ
ハ３０の外周近傍領域３１上の領域のみに絶縁膜３２を
残すように、ウエハ３０の中央部分の絶縁膜３２をフッ
酸系のエッチャントを用いたエッチングにより除去す
る。次に、図３(a),(b) に示すように、この絶縁膜３２
を選択成長用マスクとしてウエハ３０上にｎ−ＩｎＰバ
ッファ層１ａ、ＩｎＧａＡｓ光吸収層２、ｎ−ＩｎＰ窓
層３、ｎ−ＩｎＧａＡｓコンタクト層４を結晶成長によ
り形成する。このとき、絶縁膜３２上には結晶成長は起
こらず、ウエハ３０の外周近傍領域３１上を除いた領域
上のみに選択的に結晶成長される。
径約２〜３インチのｎ−ＩｎＰからなるウエハ３０上に
厚さ約１０００オングストロームのＳｉＯ2 膜等の絶縁
膜３２をスパッタ法を用いて成膜する。この絶縁膜３２
をフォトリソグラフィー技術とエッチングとを用いて、
ウエハ３０の外周に沿った約５ｍｍ幅の領域，即ちウエ
ハ３０の外周近傍領域３１上の領域のみに絶縁膜３２を
残すように、ウエハ３０の中央部分の絶縁膜３２をフッ
酸系のエッチャントを用いたエッチングにより除去す
る。次に、図３(a),(b) に示すように、この絶縁膜３２
を選択成長用マスクとしてウエハ３０上にｎ−ＩｎＰバ
ッファ層１ａ、ＩｎＧａＡｓ光吸収層２、ｎ−ＩｎＰ窓
層３、ｎ−ＩｎＧａＡｓコンタクト層４を結晶成長によ
り形成する。このとき、絶縁膜３２上には結晶成長は起
こらず、ウエハ３０の外周近傍領域３１上を除いた領域
上のみに選択的に結晶成長される。
【００２９】その後、上記絶縁膜３２を除去した後、上
記実施例１のフォトダイオードの製造方法と同様に、図
２(b) 〜(d) に示すように、固相拡散による受光領域２
０の形成工程，反射防止膜９の形成工程，及び電極の形
成工程等を行うことにより、フォトダイオードを得る。
記実施例１のフォトダイオードの製造方法と同様に、図
２(b) 〜(d) に示すように、固相拡散による受光領域２
０の形成工程，反射防止膜９の形成工程，及び電極の形
成工程等を行うことにより、フォトダイオードを得る。
【００３０】本実施例２のフォトダイオードの製造方法
においては、ウエハ３０の外周近傍領域３１には、バッ
ファ層１ａ、光吸収層２等の半導体層の結晶成長を行わ
ないため、ウエハ外周近傍領域３１には、歪応力の強く
加わるヘテロ接合を有する半導体積層構造が形成されな
い。このため、その後の製造工程においても、ウエハ３
０の外周近傍領域３１には図７に示すようなマイクロク
ラック４１が発生しないようにすることができる。
においては、ウエハ３０の外周近傍領域３１には、バッ
ファ層１ａ、光吸収層２等の半導体層の結晶成長を行わ
ないため、ウエハ外周近傍領域３１には、歪応力の強く
加わるヘテロ接合を有する半導体積層構造が形成されな
い。このため、その後の製造工程においても、ウエハ３
０の外周近傍領域３１には図７に示すようなマイクロク
ラック４１が発生しないようにすることができる。
【００３１】このように、本実施例２によれば、円形ウ
エハ３０のウエハ外周近傍領域３１上に絶縁膜３２を形
成して、ウエハ外周近傍領域３１を除いたウエハ３０上
のみに複数の半導体層を形成して、ヘテロ接合を有する
半導体積層構造５１を形成するようにしたから、ウエハ
外周近傍領域３１上に、歪応力が強く加わるヘテロ接合
が形成されないので、フォトダイオードの作成に際し
て、ウエハの外周近傍領域上におけるマイクロクラック
の発生を抑え、マイクロクラックが原因となって発生し
ていたウエハ割れを発生させないようにすることがで
き、フォトダイオードを、円形ウエハを用いて、高歩留
りで製造することができるという効果を得ることができ
る。
エハ３０のウエハ外周近傍領域３１上に絶縁膜３２を形
成して、ウエハ外周近傍領域３１を除いたウエハ３０上
のみに複数の半導体層を形成して、ヘテロ接合を有する
半導体積層構造５１を形成するようにしたから、ウエハ
外周近傍領域３１上に、歪応力が強く加わるヘテロ接合
が形成されないので、フォトダイオードの作成に際し
て、ウエハの外周近傍領域上におけるマイクロクラック
の発生を抑え、マイクロクラックが原因となって発生し
ていたウエハ割れを発生させないようにすることがで
き、フォトダイオードを、円形ウエハを用いて、高歩留
りで製造することができるという効果を得ることができ
る。
【００３２】実施例３．図４は本発明の実施例３による
フォトダイオードの製造方法の主要工程を示す、ウエハ
の上面側から見た平面図（図４(a))，及び図４(a) に示
したウエハのIV−IV線による断面図（図４(b))であり、
図において、図１と同一符号は同一又は相当する部分を
示しており、３３は通常のフォトダイオード等を形成す
る際のウエハプロセスに用いられる円形ウエハよりも直
径が大きいｎ−ＩｎＰからなるウエハ、３４はウエハ３
３の外周近傍領域を除いた、通常のウエハプロセスに用
いられる円形ウエハと同じ大きさの中央領域を示してい
る。例えば、通常のウエハプロセスに用いられるウエハ
のサイズが２インチである場合には、ウエハ３３として
は直径２．５インチのものを用いるようにする。
フォトダイオードの製造方法の主要工程を示す、ウエハ
の上面側から見た平面図（図４(a))，及び図４(a) に示
したウエハのIV−IV線による断面図（図４(b))であり、
図において、図１と同一符号は同一又は相当する部分を
示しており、３３は通常のフォトダイオード等を形成す
る際のウエハプロセスに用いられる円形ウエハよりも直
径が大きいｎ−ＩｎＰからなるウエハ、３４はウエハ３
３の外周近傍領域を除いた、通常のウエハプロセスに用
いられる円形ウエハと同じ大きさの中央領域を示してい
る。例えば、通常のウエハプロセスに用いられるウエハ
のサイズが２インチである場合には、ウエハ３３として
は直径２．５インチのものを用いるようにする。
【００３３】本実施例３のフォトダイオードの製造方法
は、上記実施例１に示したフォトダイオードの製造方法
において、ウエハ３０上に複数の半導体層、即ち、ｎ−
ＩｎＰバッファ層１ａ、ＩｎＧａＡｓ光吸収層２、ｎ−
ＩｎＰ窓層３、ｎ−ＩｎＧａＡｓコンタクト層４を結晶
成長させた後、ウエハ３０の外周近傍領域３１上の半導
体層をエッチングにより除去する代わりに、図４に示す
ように、ウエハ３３上にｎ−ＩｎＰバッファ層１ａ、Ｉ
ｎＧａＡｓ光吸収層２、ｎ−ＩｎＰ窓層３、ｎ−ＩｎＧ
ａＡｓコンタクト層４を結晶成長させた後、ウエハ３３
の外周近傍領域をウエハ３３の外周に沿ってグラインダ
等用いて研削して、ウエハ３３の中央領域３４のみを残
すようにし、その後、この部分に、上記実施例１のフォ
トダイオードの製造方法と同様に、図２(b) 〜(d) に示
すように、固相拡散による受光領域２０の形成工程，反
射防止膜９の形成工程，及び電極の形成工程等を行うこ
とにより、フォトダイオードを得るようにしたものであ
る。
は、上記実施例１に示したフォトダイオードの製造方法
において、ウエハ３０上に複数の半導体層、即ち、ｎ−
ＩｎＰバッファ層１ａ、ＩｎＧａＡｓ光吸収層２、ｎ−
ＩｎＰ窓層３、ｎ−ＩｎＧａＡｓコンタクト層４を結晶
成長させた後、ウエハ３０の外周近傍領域３１上の半導
体層をエッチングにより除去する代わりに、図４に示す
ように、ウエハ３３上にｎ−ＩｎＰバッファ層１ａ、Ｉ
ｎＧａＡｓ光吸収層２、ｎ−ＩｎＰ窓層３、ｎ−ＩｎＧ
ａＡｓコンタクト層４を結晶成長させた後、ウエハ３３
の外周近傍領域をウエハ３３の外周に沿ってグラインダ
等用いて研削して、ウエハ３３の中央領域３４のみを残
すようにし、その後、この部分に、上記実施例１のフォ
トダイオードの製造方法と同様に、図２(b) 〜(d) に示
すように、固相拡散による受光領域２０の形成工程，反
射防止膜９の形成工程，及び電極の形成工程等を行うこ
とにより、フォトダイオードを得るようにしたものであ
る。
【００３４】本実施例３のフォトダイオードの製造方法
においても、従来の技術と同様に、円形ウエハ３３に結
晶成長を行った際には、ウエハ３３の周辺近傍領域に
は、歪応力が強く生じているが、ウエハの中央領域３４
では非常に均一な組成の結晶成長ができ、格子不整合が
生じず、歪応力もあまり加わらない状態となっている。
従って、結晶成長後にウエハ３３の外周近傍領域を削り
落として、歪応力の加わっていないウエハ中央領域３４
のみを残し、このウエハ中央領域３４上にフォトダイオ
ードを形成することにより、その後に熱処理等のクラッ
クの発生を促す工程を含む工程を行っても、ウエハ中央
領域３４にはマイクロクラックが発生しないようにする
ことができる。
においても、従来の技術と同様に、円形ウエハ３３に結
晶成長を行った際には、ウエハ３３の周辺近傍領域に
は、歪応力が強く生じているが、ウエハの中央領域３４
では非常に均一な組成の結晶成長ができ、格子不整合が
生じず、歪応力もあまり加わらない状態となっている。
従って、結晶成長後にウエハ３３の外周近傍領域を削り
落として、歪応力の加わっていないウエハ中央領域３４
のみを残し、このウエハ中央領域３４上にフォトダイオ
ードを形成することにより、その後に熱処理等のクラッ
クの発生を促す工程を含む工程を行っても、ウエハ中央
領域３４にはマイクロクラックが発生しないようにする
ことができる。
【００３５】また、研削後に残るウエハ中央領域３４の
サイズは、通常のウエハプロセスに用いられるサイズと
同じものであるため、研削後の工程は、通常のウエハプ
ロセスに用いられる装置等をそのまま利用することがで
きる。
サイズは、通常のウエハプロセスに用いられるサイズと
同じものであるため、研削後の工程は、通常のウエハプ
ロセスに用いられる装置等をそのまま利用することがで
きる。
【００３６】このように、本実施例３によれば、円形ウ
エハ３３上に複数の半導体層を形成して、ヘテロ接合を
有する半導体積層構造５１を形成した後、ウエハ３３の
外周近傍領域を研削して、中央領域３４のみを残すよう
にしたから、歪応力が強く発生しているウエハ３３の外
周近傍領域を除去した後に、フォトダイオードを形成す
るためのその後の工程を行うことにより、マイクロクラ
ックの発生を抑えることができ、マイクロクラックが原
因となって発生していたウエハ割れを発生させないよう
にして、フォトダイオードを、円形ウエハを用いて、高
歩留りで製造することができるという効果を得ることが
できる。
エハ３３上に複数の半導体層を形成して、ヘテロ接合を
有する半導体積層構造５１を形成した後、ウエハ３３の
外周近傍領域を研削して、中央領域３４のみを残すよう
にしたから、歪応力が強く発生しているウエハ３３の外
周近傍領域を除去した後に、フォトダイオードを形成す
るためのその後の工程を行うことにより、マイクロクラ
ックの発生を抑えることができ、マイクロクラックが原
因となって発生していたウエハ割れを発生させないよう
にして、フォトダイオードを、円形ウエハを用いて、高
歩留りで製造することができるという効果を得ることが
できる。
【００３７】なお、上記実施例３においては、研削工程
の後のウエハ中央領域３４のサイズを通常のウエハプロ
セスに用いられるウエハと同じ大きさとして、研削後の
ウエハ中央領域３４を、現行のウエハプロセスに用いら
れる装置により取り扱うことができるようにするため
に、ウエハ３３として、通常のウエハプロセスに用いら
れるウエハよりも、直径が大きいものを用いるようにし
たが、本発明は、研削工程後のウエハの扱いを考慮する
必要がないならば、ウエハの直径がどのような大きさで
あっても適用できるものであり、このような場合におい
ても上記実施例３と同様の効果を奏する。
の後のウエハ中央領域３４のサイズを通常のウエハプロ
セスに用いられるウエハと同じ大きさとして、研削後の
ウエハ中央領域３４を、現行のウエハプロセスに用いら
れる装置により取り扱うことができるようにするため
に、ウエハ３３として、通常のウエハプロセスに用いら
れるウエハよりも、直径が大きいものを用いるようにし
たが、本発明は、研削工程後のウエハの扱いを考慮する
必要がないならば、ウエハの直径がどのような大きさで
あっても適用できるものであり、このような場合におい
ても上記実施例３と同様の効果を奏する。
【００３８】また、上記実施例１〜３においては、フォ
トダイオードについて説明したが、本発明は、例えば、
レーザダイオード等の他の光半導体デバイスや、ＨＥＭ
Ｔ(High electron mobility transistor) 等のように、
結晶成長工程後に、熱処理工程等のマイクロクラックを
発生させる可能性のある工程を含むヘテロ接合を有する
半導体デバイスの製造方法においても適用できるもので
あり、このような場合においても上記各実施例と同様の
効果を奏する。
トダイオードについて説明したが、本発明は、例えば、
レーザダイオード等の他の光半導体デバイスや、ＨＥＭ
Ｔ(High electron mobility transistor) 等のように、
結晶成長工程後に、熱処理工程等のマイクロクラックを
発生させる可能性のある工程を含むヘテロ接合を有する
半導体デバイスの製造方法においても適用できるもので
あり、このような場合においても上記各実施例と同様の
効果を奏する。
【図１】 この発明の実施例１によるフォトダイオード
の製造方法の主要工程を示す図である。
の製造方法の主要工程を示す図である。
【図２】 この発明の実施例１によるフォトダイオード
の製造方法を示す断面工程図である。
の製造方法を示す断面工程図である。
【図３】 この発明の実施例２によるフォトダイオード
の製造方法の主要工程を示す図である。
の製造方法の主要工程を示す図である。
【図４】 この発明の実施例３によるフォトダイオード
の製造方法の主要工程を示す図である。
の製造方法の主要工程を示す図である。
【図５】 従来のフォトダイオードの製造方法の主要工
程を示す図である。
程を示す図である。
【図６】 従来のフォトダイオードの製造方法を示す断
面工程図である。
面工程図である。
【図７】 従来のフォトダイオードの製造方法における
問題点を説明するための摸式図である。
問題点を説明するための摸式図である。
１ ｎ−ＩｎＰ基板、１ａ ｎ−ＩｎＰバッファ層、２
ｉ−ＩｎＧａＡｓ光吸収層、３ ｎ−ＩｎＰ窓層、４
ｎ−ＩｎＧａＡｓコンタクト層、５ 拡散用マスク、
６ 拡散源、７ ＳｉＯ2 膜、８ 不純物高濃度拡散領
域、９ 反射防止膜、１０ ｐ側電極、１０ａ ボンデ
ィングパッド部、１１ ｎ側電極、３０，３３ ウエ
ハ、３２ 絶縁膜、３４ 中央領域、４１ マイクロク
ラック。
ｉ−ＩｎＧａＡｓ光吸収層、３ ｎ−ＩｎＰ窓層、４
ｎ−ＩｎＧａＡｓコンタクト層、５ 拡散用マスク、
６ 拡散源、７ ＳｉＯ2 膜、８ 不純物高濃度拡散領
域、９ 反射防止膜、１０ ｐ側電極、１０ａ ボンデ
ィングパッド部、１１ ｎ側電極、３０，３３ ウエ
ハ、３２ 絶縁膜、３４ 中央領域、４１ マイクロク
ラック。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 // Ｈ０１Ｌ 29/88 Ｈ０１Ｌ 29/88 Ｓ 29/861 29/91 Ｈ
Claims (4)
- 【請求項１】 半導体材料からなる平面形状が円形状の
ウエハ上に、半導体層を結晶成長させて、ヘテロ接合を
有する半導体積層構造を形成する工程と、 該結晶成長工程の後、上記ウエハの外周近傍領域上に形
成された上記半導体層を除去する工程とを含むことを特
徴とする半導体デバイスの製造方法。 - 【請求項２】 請求項１に記載の半導体デバイスの製造
方法において、 上記半導体層を除去する工程は、上記半導体層を、その
表面から上記ウエハに達する深さまでエッチングして行
うようにしたことを特徴とする半導体デバイスの製造方
法。 - 【請求項３】 請求項１に記載の半導体デバイスの製造
方法において、 上記半導体層を除去する工程は、上記半導体層及びウエ
ハを、上記ウエハの外周に沿って研削して行うようにし
たことを特徴とする半導体デバイスの製造方法。 - 【請求項４】 半導体材料からなる平面形状が円形状の
ウエハの外周近傍領域上に、選択成長用マスクを形成す
る工程と、 上記ウエハ上の、上記外周近傍領域上を除いた領域上
に、上記選択成長用マスクを用いて半導体層を選択的に
結晶成長させて、ヘテロ接合を有する半導体積層構造を
形成する工程とを含むことを特徴とする半導体デバイス
の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7340508A JPH09181349A (ja) | 1995-12-27 | 1995-12-27 | 半導体デバイスの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7340508A JPH09181349A (ja) | 1995-12-27 | 1995-12-27 | 半導体デバイスの製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09181349A true JPH09181349A (ja) | 1997-07-11 |
Family
ID=18337650
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7340508A Pending JPH09181349A (ja) | 1995-12-27 | 1995-12-27 | 半導体デバイスの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH09181349A (ja) |
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7341786B2 (en) | 2002-07-24 | 2008-03-11 | Sumitomo Electric Industries, Ltd. | Indium-containing wafer and method of its manufacture |
| JP2008192663A (ja) * | 2007-02-01 | 2008-08-21 | Sumitomo Electric Ind Ltd | 半導体素子の製造方法 |
| US7538403B2 (en) * | 2004-09-20 | 2009-05-26 | Emcore Corporation | PIN diode structure with zinc diffusion region |
| JP2011040445A (ja) * | 2009-08-07 | 2011-02-24 | Hitachi Ltd | 半導体受光装置及びその製造方法 |
| JP2015015476A (ja) * | 2009-08-01 | 2015-01-22 | 住友電気工業株式会社 | エピタキシャルウェハおよびその製造方法 |
| WO2015041763A1 (en) * | 2013-09-20 | 2015-03-26 | Raytheon Company | Method and structure for reducing the propagation of cracks in epitaxial films formed on semiconductor wafers |
| US9355852B2 (en) | 2013-07-11 | 2016-05-31 | Mitsubish Electric Corporation | Method for manufacturing semiconductor device |
| JP2019176110A (ja) * | 2018-03-29 | 2019-10-10 | 住友電工デバイス・イノベーション株式会社 | 半導体装置の製造方法 |
-
1995
- 1995-12-27 JP JP7340508A patent/JPH09181349A/ja active Pending
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