JP2008192663A - 半導体素子の製造方法 - Google Patents

Abstract

【課題】 ＩｎＰ基板、ＧａＡｓ基板などの化合物半導体ウエハーの上に薄膜をエピタキシャル成長させたエピタキシャルウエハーを、デバイスを作製するためのプロセス工程で処理するとウエハーが３０％〜４０％の高率で割れる。プロセス工程でのエピウエハーの割れを防止すること。
【解決手段】 エピタキシャルウエハーの外周部を除去し、外周の面取り部にできた異常成長隆起部を取り除く。エピタキシャルウエハーの厚みをｔとして、エピタキシャル層を周辺部からｑ＝ｔ〜５ｔの幅で除去し、基板の表面を露呈するようにする。
【選択図】 図７

Description

この発明は、発光素子や受光素子などの半導体デバイスを製造するためのウエハープロセスにおけるウエハーの割れを防ぐようにした工夫に関する。ＩｎＰ基板やＧａＡｓ基板の上に様々の薄膜結晶をエピタキシャル成長させて、フォトダイオードなどの受光素子或いは半導体レーザや発光ダイオードのような発光素子を作製する場合に、ウエハーが割れるということがある。ウエハープロセスの途中でウエハーが割れてしまうと、その後のプロセスを継続して行うのが難しく、そのウエハーとウエハーに対してなされた操作が無駄になってしまう。本発明はウエハーの割れの原因を追求し割れを防ぐようにしたものである。

ＩｎＰ基板やＧａＡｓ基板は、Ｓｉウエハーに比べると未だに不完全な所がある。Ｓｉウエハーの上にデバイスを作製する場合よりも改善しなければならない点が幾つもある。ＩｎＰやＧａＡｓを用いたデバイスの加工では、プロセスの途中でエピタキシャルウエハーが割れるということがある。２インチや３インチのウエハーをウエハープロセスで処理している際、途中でウエハーが割れるとその後のプロセスが継続できなくなり、不良となる。

割れたウエハーでプロセスを継続することも可能であるが、破片の形状が不定形だから搬送やリソグラフィが難しくなる。その形状に合った条件を見い出して手作業で処理を行わなければならない。多様な工夫をして時間を掛けてウエハー破片上のデバイスを作製したとしても、多大の手数が掛かってコスト高になってしまう。

発光素子でも受光素子でも同様の問題があるが、ここでは受光素子について説明する。図１（１）〜（６）は光通信用のｐｉｎフォトダイオードの製造工程における、１チップ分についての縦断面図の推移を示している。２インチ直径又は３インチ直径のＳ（硫黄）ドープＩｎＰ基板２を基板として用意する。硫黄ドープＩｎＰ基板でｎ型である。

ｎ型ＩｎＰ基板２の上に、キャリヤ濃度ｎ＝１×１０^１５ｃｍ^−３、厚みｄ＝２．０μｍのノンドープＩｎＰバッファ層３、キャリヤ濃度ｎ＝１×１０^１５ｃｍ^−３、厚みｄ＝３．５μｍのＩｎＧａＡｓ受光層４、キャリヤ濃度ｎ＝１×１０^１５ｃｍ^−３、厚みｄ＝１．５μｍのＩｎＰ窓層５をエピタキシャル成長させる。ＩｎＧａＡｓ受光層４の膜厚は光通信用の１．３μｍ〜１．５５μｍの光を十分に吸収できるように３〜４μｍの厚みを持っている。ここではｄ＝３．５μｍとしている。ウエハー２は基板であって、基板の上に形成したＩｎＰバッファ層３、ＩｎＧａＡｓ受光層４、ＩｎＰ窓層５はエピタキシャル層４０と呼ぶ。このようにミラーウエハーの上にエピタキシャル層４０を形成したウエハーをエピタキシャルウエハー２０という。

この後、ｐ型拡散、電極形成などの工程を行う。そのような工程をプロセス工程という。プロセス工程には、加熱、冷却、膜形成、エッチング、搬送、研磨などのステップが含まれる。そのためにエピタキシャルウエハーには熱歪み、物理的衝撃などの外力が加えられる。それでウエハーが途中で割れるということがある。エピタキシャルウエハーの上に加えられるプロセス工程を図１（２）〜（６）によって説明する。

ｐ領域を形成するために先ずマスクを作る。ＳｉＮ膜７（或いはＳｉＯＮ膜）をＣＶＤ法でエピタキシャルウエハーの上に被覆する。ＳｉＮ膜７の膜厚は１００ｎｍ〜２００ｎｍである。ＣＶＤなのでウエハーは強く加熱される。次に素子単位の中央部に当たる部位でＳｉＮ膜７の一部をエッチングしてマスク開口部を作る。周辺部はＳｉＮ膜７で覆われたままである。そのようなマスクを有するエピタキシャルウエハー２０と、拡散原料であるＺｎ_３Ｐ_２（燐化亜鉛）を、石英アンプルの中に真空封止する。電気炉に入れて５２０℃で３０分間加熱しＺｎを開口部から熱拡散させた。

図１（２）に示すように亜鉛（Ｚｎ）が熱拡散し、開口部（素子中央部）からＩｎＰ窓層５、ＩｎＧａＡｓ受光層４に至るｐ領域６が形成される。それによってＩｎＧａＡｓ受光層４の内部にｐｎ接合が形成される。ｐｎ接合の端はＳｉＮ膜７で保護される。

次にウエハーの全面に反射防止膜８を形成する。反射防止膜８は例えばＳｉＯＮ膜である。これも１００ｎｍ〜２００ｎｍ程度でＣＶＤで形成する。図１（３）に反射防止膜８を付けた素子単位の断面図を示す。マスクを付けレジストを塗布し、リソグラフィによってｐ領域の一部にあたる反射防止膜を除き、ＡｕＺｎ膜を蒸着し、リフトオフ法を用いて余分のＡｕＺｎ膜を除去する。そうするとＡｕＺｎの陰電極９ができる。図１（４）にｐ電極形成後の素子の断面図を示す。

ＩｎＰ基板２の裏面を研磨して基板２を薄くする。例えば初め３５０μｍの厚みのＩｎＰ基板の場合、２００μｍ程度に減るまで削る。チップの厚みを減少させることによってウエハー状態のものを個々のチップに分割する工程を容易にする。半導体レーザの場合も基板を研磨して放熱性を上げる。ＩｎＰ基板を削って物理的に形状を維持できるまで薄くした状態が図１（５）に示すものである。更にウエハーの裏面にＡｕＧｅＮｉ膜を形成し一部を除いてｎ電極１０を形成する。そうして図１（６）に示す様な受光素子ができる。ｎ電極ｐ電極を逆バイアスし光を上方から入射させるとｐ領域６を通りｐｎ接合に至って光電流を生ずる。

エピタキシャルウエハーは２インチまたは３インチの直径を持つ。フォトダイオードの１チップは３００μｍ〜５００μｍの角型である。受光部の直径は信号受信用フォトダイオードの場合５０μｍ程度である。レーザの出力を検出するモニタ用フォトダイオードの場合、受光径は２００μｍ程度である。

図１（２）〜（６）に示す亜鉛選択拡散、反射防止膜形成、ｐ電極、裏面研磨、ｎ電極形成などはウエハーのまま行うのでウエハープロセスということもある。ここではプロセス工程と呼ぶ。エピタキシャルウエハーの時は完全に１枚の円形ウエハーであるが、プロセス工程の間にあるウエハーは割れてしまうことがある。図２はプロセス工程の途中で割れたエピタキシャルウエハー２０の例を示す。手前の直線部がオリエンテーションフラット２２である。この例では縦の直線状の割れ２３と横の割れ２４がある。割れたウエハーは破片２８、２９、３０の３つに分離している。

破片になると、搬送にしてもマスク合わせにしてもウエハー全体を扱う場合と同じものを使うことができない。破片ごとにプロセス工程を行おうとすると手作業になってしまう。図３も割れたウエハーの例を示す。これは斜めに割れ２５、２６、２７が発生している。ウエハーは不定形の破片３２、３３、３４に分かれている。そのように不定形になった破片についてプロセス工程を行うのは手作業でも難しい。上の例は３つに割れたものを示すが、２つ、４つ或いはそれ以上に分かれることもある。

２インチＩｎＰエピタキシャルウエハーを基板としてフォトダイオードの製造を行うと、プロセス工程で３０％以上の高い確率で割れてしまう。３インチＩｎＰエピタキシャルウエハーの場合は４０％程度以上も割れてしまう。割れたウエハーを手作業で処理するとコスト高になる。それで割れたウエハーを廃棄するとすれば、ウエハーの段階で歩留まりが悪くなるから全体としてコスト高となる。

特許文献１は化合物半導体ヘテロエピタキシャルウエハー、つまりＧａＡｓ、ＩｎＰヘテロエピタキシャルウエハーにおいて、端から転位が中央に向かって伸びたり、端からクラックが入ったりするということを問題にする。化合物半導体ウエハーは未だＳｉウエハーのように技術的に成熟したものではなく、転位や破壊などの問題が多いと述べている。ヘテロエピタキシャル成長したとき、中央部では転位が少なくても周辺部には多くの転位やその他の欠陥がある。ウエハープロセスの間で加熱、衝撃を受けると周辺部の転位、欠陥が中央部へ寄って来て中央部のエピ層の品質が劣化する、と述べている。

そこで特許文献１は図５に示すように、エピタキシャル成長したエピウエハー２０の周辺部に環状溝３５を設けて周辺部のエピ層３７と中央部のエピ層３６を離隔する。周辺部に高密度に存在する転位３８は環状溝３５によって遮られる。転位３８は中央部３６に入り込んで行かない。だから中央部のエピ層はウエハープロセスの間保護されることになる、と特許文献１は述べている。これは周辺エピ層の高密度転位が中央部のエピ層へ拡散していくのを、環状溝を切ることによって遮断したということである。
本発明はもっと大きくウエハーの割れを問題にしており、転位の伝搬防止を課題とする特許文献１とは異なる。しかし環状溝を切るということで多少似た点があるのでここに挙げて説明した。

ＵＳ５，２１２，３９４

ＩｎＰ基板、ＧａＡｓ基板など化合物半導体ウエハーにエピ層を設けプロセス工程を行うと、３０％〜４０％という高い確率で、図２、図３のようにウエハーが割れてしまう。比較的形が整った弓形の破片３０、２８、２９は手作業でそれ以後のプロセス工程（ｐｎ接合形成、反射防止膜形成、ｐ電極、ｎ電極形成など）を続行することができる。しかし定型の円形ウエハーを扱うのではないから、手作業になるし能率は悪く時間もかかる。作業量を増やしコストを押し上げることになる。

不定形の破片３２、３３、３４のようなものは手作業でも難しい。結局廃棄するということになる。そのようにエピウエハーが割れてしまうと、プロセス工程の能率を下げコスト高になる。廃棄物が増えるのも好ましくない。プロセス工程の途中で化合物半導体のエピウエハーが割れないようにする工夫を与えることが本発明の目的である。

化合物半導体の上に化合物半導体薄膜をエピ成長させたエピウエハーの周辺部をエッチング除去する。それによって外周部の異常成長隆起部分を除く。エッチング除去する部分の幅ｑはウエハー厚みをｔとしてｑ＝ｔ〜５ｔとする。周辺除去部幅ｑが５ｔより大きいと、ウエハーのうち無駄になる割合が過大になる。ｑがｔより小さいと割れを防ぐことができない。

ウエハー厚みがｔ＝３００μｍであれば、ｑ＝０．３ｍｍ〜１．５ｍｍ程度とし、ウエハー厚みがｔ＝３５０μｍであれば、ｑ＝０．３５ｍｍ〜１．７５ｍｍ程度、ウエハー厚みがｔ＝５００μｍであれば、ｑ＝０．５ｍｍ〜２．５ｍｍ程度とする。ウエハー厚みによって最適の幅ｑが変わるが、多くの場合は１ｍｍ程度の幅でよい。深さはＩｎＰ基板が露呈するまで、或いはＩｎＰ基板表面を更に０μｍより深く１０μｍ以下の範囲（基板部分の外周部の除去量をｓとして０μｍ＜ｓ≦１０μｍ）に削るようにする。周辺部のエピ層を削り取ることによって、プロセス工程でのウエハーの割れを大きく減らすことができる。

エピ層を除去することによって、プロセス工程でのウエハーの割れの確率が大きく低下した。１ｍｍ幅の周辺除去部を設けた２インチＩｎＰエピウエハーの場合、プロセス工程での割れの発生率が約５％程度に減少した。周辺除去部のない場合は３０％の割れが発生していたのであるから、約１／６に減少したことになる。

どうして周辺部のエピ層を除去することが効果的なのか？という点について、次に述べる。図４に示すように、ＩｎＰ基板２の周辺部ではエピ層が異常に隆起していることが分かった。異常隆起部４２はどうしてできるのか？を考えた。ウエハーの周辺部は面取り３９をする。面取りはベベリング或いはチャンファーとも言う。ウエハーの周辺部を砥石で削って角を取り、ウエハーの端が欠けたり割れたりするのを防ぐのが面取りである。材料、寸法、目的により面取り量は異なる。２〜３インチのＩｎＰ基板の場合、横幅は４００μｍ〜５００μｍ程度削るようにする。

ＩｎＰ基板の上面は決まった低指数面だとしても、面取りの部分は様々な面指数の面が混在する。例えば（１００）面を上面に持つＩｎＰ基板でも、周辺部の面取り部分は斜めになっているから様々の面が出ている。高指数面も出現している。そこでエピ成長した場合、面取り部分の上には異常成長が起こる。図４において、エピ層４０は７μｍ（ＩｎＰバッファ２．０μｍ、ＩｎＧａＡｓ３．５μｍ、ＩｎＰ窓層１．５μｍ）だとしても、面取り部分３９の上には１０μｍ〜２０μｍの異常隆起ができる。膜厚が局所的に厚くなる。

それだけでなく、結晶方位が上向きに（１００）面を持つものでなく、それ以外の結晶面を持つ結晶粒を含むようになる。つまり結晶方位がずれることもある。更に、ＩｎＧａＡｓの成長においては、混晶比が定まった値からずれてくる。面取り部に成長した薄膜は、過大厚み、結晶方位ずれ、組成ずれなどがあって歪みを生ずる。面取り成長部が異常成長しているから、それがウエハー中央部分に強いストレスを及ぼす。強く加熱した場合は、周辺部の隆起部４２の熱伝導率、熱膨張率の違いが強い熱応力を発生する。研磨の時は、エピ面の方を研磨プレートに貼付けて基板裏面を研磨定盤に圧し当てて、研磨プレートを圧しながら回転させる。ウエハー表面の隆起部４２が研磨プレートに局所接触する。高さの違いがウエハーの割れを誘う。

面取りの異常成長部分の大きさは面取りの幅による。先述のように面取りは深さが１０μｍ〜２０μｍで幅が４００μｍ〜５００μｍであるが、それは厚みが３５０μｍの２インチＩｎＰ基板の場合である。ＩｎＰ基板の厚みｔ、直径Ｄによって面取りの深さ、幅の適合値の範囲も異なる。面取り寸法によって異常成長部分４２の大きさ、高さが相違する。僅かな異常成長部分であるが、組成、方位、熱伝導率、熱容量、高さの違いのため、これが加圧、加熱されたり衝撃を受けたりして僅かな傷を生じ、それが発端となってウエハーが割れていく。傷の伸びが劈開に沿って進行する場合は図２のような直線状の割れとなる。

加熱、加圧が均一でない場合は、図３のように斜めジグザグの割れとなる。いずれにしても割れの端緒は周辺部にできたエピ層の異常成長の隆起部４２であり、それが引き金になって全体的な割れを引き起こす、ということに気付いた。ウエハーの中央部のエピ層４０は基板と同じ（１００）面の単結晶であるが、面取り上のこの部分４２は、組成がずれ、方位がずれ、多結晶粒子の集まりとなっているようである。それがプロセス工程での高温、高圧力、高摩擦力などの作用でひび割れを引き起こす。ひびの端緒からひび割れがどんどん広がるので、ウエハーの全体的な割れを引き起こすことになる。そのようなことを本発明者は見い出した。

そこで本発明者は周辺部のエピ成長異常部分４２を除去すれば良いということに気付いた。実際にエピウエハーの外周部のエピ層部分を除去してみたところ、ウエハープロセスで殆どウエハーが割れないという優れた効果を得た。

外周の異常隆起部を除いたので、加熱、衝撃など熱的、物理的な外因がウエハーに加えられても外周部から応力や熱応力が発生しない。そのためウエハーが割れないようになるのである。この発明はＩｎＰ基板上の受光素子作製に限定されない。本発明は半導体レーザや発光ダイオードなど発光素子をＩｎＰ基板、ＧａＡｓ基板の上に作製する場合にも、プロセス中でのウエハー割れを防ぐために利用できる。
さらに、エピ層のみならず基板部分の外周部も０μｍより深く、１０μｍ以下だけ除去することによって、ウエハー割れはより一層回避することができる。異常なエピ成長をした部分では基板表面層にもダメージが加わって割れの原因になっていると考えられる。ダメージ層を除去するという意味では１０μｍより深くする意味は無く、却ってプロセス歩留りを低下させる（ウェットエッチングの場合、サイドエッチにより横方向にもエッチングされるので深過ぎるとサイドエッチが大きくなって余計な部分まで削り落としてしまう。ＲＩＥなどドライエッチの場合、レジストもＲＩＥで削られるので深くするにはレジストなどのマスクも厚くする必要があるが、技術的に困難）。

特許文献１のように（図５）、環状溝を切り欠いたものだとエピ層の外周部３７に異常成長隆起部が残っている。異常成長隆起部に起因する衝撃、不均一加熱など割れの要因があり、環状溝が余計に強度の不均一を増加させるから、更に割れの発生を助長することになる。本発明は特許文献１とは全く違う目的を持ち、その工夫も結果も異なる。

本発明の骨子は、ＩｎＰ、ＧａＡｓ基板に化合物半導体薄膜をエピタキシャル成長させたエピウエハーの周辺部を除去するということである。そうすると外周部の隆起した成長異常部分が全部除去できるから、それに続くプロセス工程（ウエハープロセス）においてウエハーが割れ難くなるということである。

エピタキシャル層の外周部だけを選択的にエッチング除去するには、エピタキシャルウエハーの全面にマスクを付けレジストで覆い、現像してレジストの外周部だけを除き中心部を覆うマスクを形成し、液体のエッチャントによって或いはＲＩＥによってエピ層を除去する。エピ層がＩｎＰとＩｎＧａＡｓでできているから、エッチャントを使う場合は、適合するエッチャントが異なるので切り替える必要がある。ＩｎＰ層をエッチングする場合はＨＣｌを用いる。ＩｎＧａＡｓ層をエッチングする場合はＨ_３ＰＯ_４を用いる。それぞれの層の厚みは１μｍ〜４μｍ程度の薄いものであるから、各々の層を１分〜３分程度でエッチング除去することができる。

エピウエハーから出発する本発明の工程は、ウエハー洗浄、拡散マスク用ＳｉＮ層形成、レジスト塗布、エッチング用パターン形成、ウエットエッチング、レジスト剥離、拡散パターン形成、拡散、…というようになる。その後、通常のＺｎ拡散（図１（２））のようなプロセス工程を行う。本発明のために追加された工程は、レジスト塗布、エッチング用パターン形成、ウエットエッチング、レジスト剥離の４つのステップだけである。

図８は本発明の工程を説明するための図である。これはエピウエハーの全体の断面図である。図１は１素子分の断面図であり混同してはいけない。ウエハーは２インチ（５ｃｍ）、３インチ（７．５ｃｍ）直径を持つ。チップは０．３〜０．５ｍｍの一辺を持つ。例えば２インチウエハー１枚から、受光素子は５０００〜２００００チップ程度とれる。

図８は、ＩｎＰ基板２（ウエハーの全体）の上に、ＩｎＰバッファ層３、ＩｎＧａＡｓ受光層４、ＩｎＰ窓層５をエピタキシャル成長したエピウエハー２０にＳｉＮ層７とレジスト層４５を形成した状態を示す。ＳｉＮ層以下の層の属性を上から示す。

ＳｉＮ層 ｄ＝２００ｎｍ
ＩｎＰ窓層 ｎ＝１×１０^１５ｃｍ^−３ ｄ＝１．５μｍ
ＩｎＧａＡｓ受光層 ｎ＝１×１０^１５ｃｍ^−３、ｄ＝３．５μｍ
ＩｎＰバッファ層 ｎ＝１×１０^１５ｃｍ^−３、ｄ＝２．０μｍ
ＩｎＰ基板（ウエハー） ｄ＝３５０μｍ

レジスト膜は外周部１ｍｍだけ除去してある。先述のエッチングパターン用パターン形成のステップに当たる。

これからウエットエッチングを行う。図９はＳｉＮ層をウエットエッチングして除去した状態を示す。その後、ＩｎＰ窓層５のマスクで保護されない外周部を塩酸ＨＣｌで溶かす。露呈したＩｎＧａＡｓ受光層４の外周部を燐酸Ｈ_３ＰＯ_４で溶かして除去する。それによって露出したＩｎＰバッファ層３の周辺部を塩酸ＨＣｌで溶かして除去する。塩酸はＩｎＰ基板２も溶かすことができる。エピ層だけでなくそれに続く基板の一部も溶かしてよい。図１２に基板の一部も除去したものの断面図を示す。基板の除去量は０μｍ＜ｓ≦１０μｍの範囲とする。ストレスによって結晶が弱くなっている基板の表面層を除去するので、ウエハーが一層割れ難くなる。

基板までエピ層４４を除去するから、外周部には周辺基板露呈部４３が残る。その端が面取り３９である。面取り３９にはもはやエピタキシャル成長による異常成長部が存在しない。外周部のエピ層について周辺除去部４４があり、ウエハーの全体としては図６の平面図、図７の断面図に示すように、周辺で７μｍ〜２０μｍ程度低い段付きの形状になる。

温度やエッチング液濃度にもよるが、３つの層の外周部はそれぞれ１〜３分程度で除去できる。このエピ層外周部除去のために増えた工程は、レジスト塗布、エッチング用パターン形成、ウエットエッチング、レジスト剥離の４つのステップだけである。全部を加えても処理時間は３０分程増えるだけである。

このようなエピ層について周辺除去部４４を設けたエピタキシャルウエハーでそれ以後の拡散、ｐ電極形成、裏面研磨、ｎ電極形成などのプロセス工程を行なった場合、ウエハーの割れが殆ど発生しなかった。割れの発生する確率を５％以下に抑えることができた。

フォトダイオードを作製するために、ＩｎＰ基板／ＩｎＰバッファ層／ＩｎＧａＡｓ受光層／ＩｎＰ窓層よりなるエピタキシャルウエハーの上に行うプロセス工程を説明するための一単位の断面図。（１）は初めのエピタキシャルウエハー、（２）はＳｉＮマスクを付けてマスク開口部から亜鉛を拡散してＩｎＧａＡｓ受光層の途中までをｐ領域としたものの断面図、（３）は上面全部をＳｉＯＮ反射防止膜で被覆したものの断面図、（４）は反射防止膜の一部に穴を開けてｐ領域の一部に至るｐ電極を作製したものの断面図、（５）はＩｎＰ基板の裏面を研磨し薄くしたものの断面図、（６）はＩｎＰ基板の下面にｎ電極を形成したものの断面図。

プロセス工程において割れたエピウエハーの一例を示す平面図。

プロセス工程において割れたエピタキシャルウエハーの他の例を示す平面図。

ウエハー周辺部でエピ層が厚みの大きい異常成長部を形成することを説明するための一部縦断面図。

ＵＳ５，２１２，３９４特許によって提案された環状溝入りの化合物半導体ウエハーの平面図。

周辺のエピ層を環状に除去した本発明のエピウエハーの平面図。

周辺のエピ層を環状に除去した本発明のエピウエハーの縦断面図。

周辺のエピ層を環状に除去するためにエピウエハー／ＳｉＮ膜の上に中央部を覆うマスクを形成した状態のエピタキシャルウエハーの縦断面図。

周辺のエピ層を環状に除去するために、エピウエハー／ＳｉＮ膜の上に中央部を覆うマスクを形成しＳｉＮ膜の周辺部をエッチング除去した状態のエピタキシャルウエハーの縦断面図。

エピウエハー／ＳｉＮ膜の上に中央部を覆うマスクを形成し、ＳｉＮ膜、ＩｎＰ窓層、ＩｎＧａＡｓ受光層、ＩｎＰバッファ層の周辺部を縦にエッチング除去した本発明のエピタキシャルウエハーの縦断面図。

エピタキシャルウエハーのエピ層の周辺部をエッチング除去した本発明のエピタキシャルウエハーの周辺部の縦断面図。

エピ層外周部だけでなくそれに続く基板の部分も一部除去した本発明のエピタキシャルウエハーの縦断面図。

符号の説明

２ ＩｎＰ基板
３ ＩｎＰバッファ層
４ ＩｎＧａＡｓ受光層
５ ＩｎＰ窓層
７ ＳｉＮ膜
８ 反射防止膜
９ ｐ電極
１０ ｎ電極
２０ エピタキシャルウエハー
２２ オリエンテーションフラット
２２’ 副オリエンテーションフラット
２３、２４、２５、２６、２７ 割れ
２８、２９、３０、３２、３３、３４ 破片
３５ 環状溝
３６ 中心部
３７ 周辺部
３８ 転位
３９ 面取り
４０ エピ層
４２ 異常エピタキシャル成長隆起部
４３ 周辺基板露呈部
４４ 周辺除去部
４５ レジスト膜

Claims (5)

1. ＩｎＰ基板またはＧａＡｓ基板に薄膜結晶をエピタキシャル成長させたエピタキシャルウエハーを、ウエハー上にデバイスを作製するプロセス工程で処理する前に、ウエハーの外周部を０．３ｍｍ〜３ｍｍの幅でエピ層を除去することを特徴とする半導体素子の製造方法。
2. 基板部分の外周部の除去量をｓとして０μｍ＜ｓ≦10μｍの
   範囲で除去することを特徴とする請求項１に記載の半導体素子の製造方法。
3. ウエハーの厚みをｔとして、外周部のエピ層の除去する幅をｔ〜５ｔとすることを特徴とする請求項１または２に記載の半導体素子の製造方法。
4. エピタキシャルウエハーが、ＩｎＰ基板上に少なくともＩｎＧａＡｓＰが形成されているエピタキシャルウエハーであって、ＩｎＧａＡｓＰの厚みが１μｍ以上あることを特徴とする請求項１〜３のいずれかに記載の半導体素子の製造方法。
5. エピタキシャルウエハーが、ＩｎＧａＡｓＰ層の上に更にＩｎＰキャップ層を設けてあるものであることを特徴とする請求項４に記載の半導体素子の製造方法。

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