JP3399057B2

JP3399057B2 - 磁電変換素子

Info

Publication number: JP3399057B2
Application number: JP31375193A
Authority: JP
Inventors: 賢二郎小沼; 範行粟飯原; 隆宇田川; 良一竹内; 雅彦臼田; 圭一松沢
Original assignee: Showa Denko KK
Current assignee: Showa Denko KK
Priority date: 1992-12-14
Filing date: 1993-12-14
Publication date: 2003-04-21
Anticipated expiration: 2018-04-21
Also published as: JPH06237027A

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は化合物半導体材料を用い
た磁電変換素子、特にＧａＩｎＡｓ混晶とＩｎＰとのヘ
テロ接合からなる新たな高性能ホール素子に関する。

【０００２】

【従来の技術】磁界を検知しその強度を電気信号に変換
する、いわゆる磁電変換素子の一つとしてホール（Ｈａ
ｌｌ）素子が知られている。ホール素子は磁場を印加し
た際の半導体内の電子の運動によって発生するホール電
圧を利用した一種の磁気センサーであり、回転検出など
産業界で既に多用されている。

【０００３】ホール素子にはＳｉ、Ｇｅなどの単体半導
体の他、ＩｎＳｂ、ＩｎＡｓやＧａＡｓ等の III−Ｖ族
化合物半導体も使用されている。ホール素子に適する半
導体としては、微弱な磁界を高感度に検知可ならしめる
ため、大きなホール電圧を出力する物性が要求される。
ホール電圧はホール係数に依存し、また、ホール係数は
電子移動度に比例して増大する。従って、高いホール電
圧を発生するいわゆる高感度なホール素子を得るには、
高い電子移動度を顕現する半導体材料等がもっぱら使用
されている。

【０００４】従来より高感度のホール素子としては、例
えばＩｎＳｂやＩｎＡｓ半導体材料を用いたものが提案
されている（例えば、特開昭５９ー１３３８５参照）。
また、素子特性の温度による変化が小さく信頼性の高い
ホール素子としては、禁止帯幅が大きいＧａＡｓを使用
したものが知られている（例えば、特開昭５３ー２０７
８２参照）。更に、電子移動度が高くまた禁止帯幅の比
較的大きなＩｎＡｓＳｂ、ＩｎＧａＡｓ等の３元系混晶
III−Ｖ族化合物半導体を、特性の温度依存性が小さく
且つ高感度なホール素子の材料に応用することも提案さ
れている（例えば、特開昭６１−２０３７８参照）。

【０００５】近年、自動車エンジンの精密な回転制御、
検出等、高温環境下に於けるセンシング技術の必要性が
高まり、高いホール出力電圧を有し、且つ温度による素
子特性の変化が少ない高性能のホール素子が要望されて
いる。しかしながら従来からのホール素子に応用されて
いるＩｎＳｂやＩｎＡｓは禁止帯幅が小さく、温度依存
性が大きく自動車のエンジンルーム内の様に高温になる
環境下では、使用上信頼性に乏しい欠点があった。一
方、禁止帯幅が比較的大きく素子特性の温度依存性が少
ない従来からのＧａＡｓホール素子は、電子移動度が小
さく発生するホール電圧が低いため高感度化するには困
難が伴っていた。

【０００６】最近では従来と同様の III−Ｖ族化合物半
導体でも三種類の元素から構成されるヒ化ガリウム・イ
ンジウム（Ｇａ_x Ｉｎ_1-x Ａs ：ｘは混晶比を表す。）
三元混晶とリン化インジウム（ＩｎＰ）から構成される
ヘテロ接合を具備した、いわゆるＧａＩｎＡｓ／ＩｎＰ
ヘテロ接合ホール素子が報告されるに至っている（例え
ば、奥山忍他、第５３回秋季応用物理学会学術講演
会講演予稿集Ｎｏ．３，１９９２年、講演番号１６ａ−
ＳＺＣ−１６、１０７８頁）。このＧａＩｎＡｓ／Ｉｎ
Ｐヘテロ接合ホール素子は、特性の温度変化も比較的小
さく、且つまた室温電子移動度が極めて高いために優れ
た感度を有する新たなホール素子であるとされる。

【０００７】確かにこのＧａ_x Ｉｎ_1-x Ａs とＩｎＰと
のヘテロ接合系は、最近に至り室温で高い電子移動度を
発現する報告がされており（例えば、小沼賢二郎他、
第５３回秋季応用物理学会学術講演会講演予稿集Ｎｏ．
１，１９９２年、講演番号１８ａ−ＺＥ−３、２８３
頁、或いはＨｉｌｄｅＨａｒｄｔｄｅｇｅｎ他、Ｊ．
ＣｒｙｓｔａｌＧｒｏｗｔｈ、Ｖｏｌ．１１６，１９
９２、ｐ．ｐ．５２１〜５２３．）、高感度のホール素
子を得るにあたっての新たな材料として注目されてい
る。

【０００８】ＧａＩｎＡｓホール素子に於いても、従来
のＧａＡｓやＩｎＳｂ等のホール素子と同じく、素子製
作工程、例えば入力並びに出力用オーミック電極の形成
工程当の工程を経由して、結線のための端子を備えたフ
レーム（ｆｒａｍｅ）上にマウントされ、フレームの端
子とホール素子の入・出力電極とを電気的に結線した
後、エポキシ樹脂等の半導体素子封止用の樹脂によりフ
レームの一部と同フレーム上にマウントされたホール素
子を囲繞し、外囲することによってモールド（ｍｏｌ
ｄ）品となる訳である。

【０００９】

【発明が解決しようとする課題】しかしながら、ヘテロ
接合の界面の物性がその素子特性を左右するＧａＩｎＡ
ｓホール素子にあっては、例えば上記のオーミック電極
の形成工程や封止用の樹脂による外囲、モールド工程等
の加熱工程を経た後に於いて、同ホール素子の特性に変
化を来すことが知られている。この特性変化は、主に重
要なホール素子の特性の一つである不平衡率の増大、積
感度の悪化となって現れ、本来の優れたＧａＩｎＡｓホ
ール素子の特性が損なわれる従来からの欠点があった。

【００１０】

【課題を解決するための手段】本発明者は従来の技術の
欠点に鑑み、ＩｎＰとＧａＩｎＡｓとのヘテロ（異種）
接合をホール素子の感磁部として使用する場合に、高い
ホール電圧を出力でき、よって高感度で且つ特性の温度
変化が少ない高い信頼性を併せもつ新たなホール素子を
提供することを目的として検討を加た。その結果、Ｉｎ
Ｐエピタキシャル成長層とＧａ_x Ｉｎ_1-x Ａs エピタキ
シャル成長層とでヘテロ接合を形成するに際し、ヘテロ
界面にある特定の範囲の混晶比（ｘ）を有するＧａ_x Ｉ
ｎ_1-x Ａs 層を介在させることにより、かつまた当該Ｇ
ａＩｎＡｓ層の混晶比ｘにも着目した結果、上記の目的
が達成されることを見出し本発明に至ったものである。

【００１１】即ち、本発明の一つは、ＩｎＰ基板上に設
けた混晶比が０．３７≦ｘ≦０．５７であるＧａ_x Ｉｎ
_1-x Ａs 層を具備してなるＧａＩｎＡｓヘテロ接合ホー
ル素子に於いて、該Ｇａ_x Ｉｎ_1-x Ａs 層を混晶比ｘが
互いに異なる多層積層構造とすることによって、磁気感
応部の素子機能領域に素子化プロセス、特にその中の加
熱を伴う工程により掛かる熱歪等を緩和吸収せしめ、も
って高品位のＧａＩｎＡｓホール素子の安定供給に寄与
する新たな方法を提供するものである。さらに、リン化
インジウム（ＩｎＰ）と混晶比ｘが０．３７以上で０．
５７以下の範囲にあるヒ化ガリウム・インジウム（Ｇａ
_x Ｉｎ_1-x Ａs ）からなるヘテロ接合を具備して成る磁
電変換素子であって、該Ｇａ_x Ｉｎ_1-x Ａs 層は混晶比
ｘを互いに異にするＧａ_x Ｉｎ_1-x Ａs 多層積層体で構
成し、かつまた、当該ＩｎＰ層と直接接するＧａ_x Ｉｎ
_1-x Ａs 層のＧａ混晶比ｘを、それ以外の多積層を構成
するＧａ_x Ｉｎ_1-x Ａs 層のＧａ混晶比より小さくした
ヘテロ接合を具備してなることを特徴とすることによ
り、従来に無い高性能を有する磁電変換素子の提供を図
ったものである。もう一つの発明は、ヘテロ接合を構成
するＧａ_x Ｉｎ_1-x Ａs 層を、Ｇａ混晶比ｘがＩｎＰ側
から連続的に漸次増加した組成変化層によって構成した
ものである。

【００１２】通常、ホール素子への応用を考慮した上記
Ｇａ_x Ｉｎ_1-x Ａs ／ＩｎＰヘテロ接合の形成に当たっ
ては、半絶縁性を有する高抵抗のＩｎＰ単結晶基板が使
用される。実用上は比抵抗が１０⁴ Ω・ｃｍ以上のＩｎ
Ｐ単結晶を基板を用いるのが一般的である。これらの結
晶は液体封止チョクラルスキー（ＬＥＣ）法や、最近で
は、ＶＢ法と称される垂直ブリッジマン法等により容易
に製作でき、本発明の様なＧａＩｎＡｓ／ＩｎＰヘテロ
接合を設けたホール素子にとって、その母体材料となる
ＩｎＰ単結晶基板の成長法が製造上の制約条件となる恐
れはない。

【００１３】これらＩｎＰ単結晶基板上にＩｎＰエピタ
キシャル層とＧａ_x Ｉｎ_1-x Ａs エピタキシャル層とに
よりヘテロ接合を形成する際には、ＩｎＰ層とＧａ_x Ｉ
ｎ_1- _x Ａs 層との積層順序に特に制限はないが、高品質
のＧａ_x Ｉｎ_1-x Ａs 層を得るには、先ずＩｎＰ基板上
に緩衝層としてＩｎＰエピタキシャル層を堆積せしめ、
然る後にＧａ_x Ｉｎ_1-x Ａs 層をエピタキシャル成長さ
せるのが一般的である。この緩衝層を設けることによ
り、例えば基板からのＦｅ等の不純物のエピタキシャル
成長層への拡散を抑制できるなどの効果が得られる。か
つまた基板に存在する結晶欠陥等のエピタキシャル成長
層への伝幡を抑制するなどの効果を生じるため、電子移
動度の向上をもたらし、もってホール素子の感度上昇を
招くなどの利点がある。もちろん、緩衝層を省略しても
良いことは言うまでもない。

【００１４】上記のヘテロ接合を構成するＩｎＰ層並び
にＧａ_x Ｉｎ_1-x Ａs 層のエピタキシャル成長方法には
特に制限はなく、液相エピタキシャル成長法（ＬＰＥ
法）、分子線エピタキシャル成長法（ＭＢＥ法）や有機
金属熱分解気相成長法（いわゆるＭＯＣＶＤ法もしくは
ＭＯＶＰＥ法）に加え、ＭＢＥ法とＭＯＣＶＤ法双方を
複合させたＭＯ・ＭＢＥ法などがある。しかし、現状で
はＩｎＰの成長にはもっぱらＭＯＣＶＤ法が多用されて
おり、特にＩｎの出発原料として結合価が１価のシクロ
ペンタジエニルインジウム（Ｃ₅ Ｈ₅ Ｉｎ）を使用する
常圧（大気圧）ＭＯＣＶＤ法では、高品位のＩｎＰ並び
にＧａＩｎＡｓなどのエピタキシャル成長層を得ること
ができる。また、ＩｎＰ層を例えばＭＯＣＶＤで成長さ
せ、Ｇａ_x Ｉｎ_1-x Ａs 層はＭＢＥ法で成長させるな
ど、双方で成長方法を異にしても支障は無い。勿論、前
記Ｇａ_x Ｉｎ_1-x Ａs 多積層の堆積にあっても、唯一の
成長法で当該多積層を設ける必要はなく、層毎に成長方
法を異にしても本発明の効果は得られる。

【００１５】また、前記Ｇａ_x Ｉｎ_1-x Ａs 層の混晶比
ｘについては、０．３７≦ｘ≦０．５７、好ましくは
０．４５≦ｘ≦０．５０とする。何故ならば、組成がＩ
ｎＰに格子整合する混晶比ｘ＝０．４７からずれるに伴
い、ＧａＩｎＡｓとＩｎＰとの格子定数の差、即ち格子
不整合も顕著となり、多量の結晶欠陥等を誘発し電子移
動度の低下をもたらし、ホール素子の特性上積感度の改
善に多大な支障を来す。格子不整合の許容限界から混晶
比の範囲を限定した。

【００１６】更に、本発明者は上記の規定された範囲に
ある混晶比を持つＧａ_x Ｉｎ_1-x Ａs とＩｎＰとのヘテ
ロ接合の構成について鋭意検討した。その結果、ＩｎＰ
層上に特定の混晶比ｘを有するＧａ_x Ｉｎ_1-x Ａs の単
一層を堆積させてヘテロ接合を構成した場合に比べ、混
晶比ｘを変化させたＧａ_x Ｉｎ_1-x Ａs エピタキシャル
層を堆積させてヘテロ接合を構成することにより、更な
る電子移動度の向上が果たされることを見出した。その
場合、Ｇａ_x Ｉｎ_1-x Ａs 層は混晶比ｘの異なる多層構
造であっても良いし、混晶比ｘが連続的に変化する構造
のものであっても良い。

【００１７】混晶比の異なる多層構造とする場合、混晶
比の異なる二つの層であるＧａ_y Ｉｎ_1-y Ａs 層とＧａ
_z Ｉｎ_1-z Ａs 層（ただし、ｙ≠ｚ）とを交互に繰返し
ても良いし、混晶比ｘの異なる各層をランダムに配置し
たものであっても良い。

【００１８】二層を交互に積層する場合にあっては、二
層の混晶比ｙ，ｚは０．９０≦ｙ＋ｚ≦１．０とする必
要がある。なぜならば、ＧａＩｎＡｓ層の混晶比は平均
して０．４７に近づき、基板であるＩｎＰと格子整合し
易くなるからである。多層構造とする場合にあっても同
様で、各層の混晶比は平均してＩｎＰの格子定数に近づ
くように、すなわち０．４５≦（ｘ₁ ＋ｘ₂ ＋・・・＋ｘ_n ）×１／ｎ≦０．５０・・・（１）を満たすようにすべきである。

【００１９】多層積層構造にする場合は（ｎ）番目に堆
積させた堆積層の混晶比を仮に、ｘn とすると、当該
（ｎ）番目の層を被堆積層とする（ｎ＋１）番目の層の
混晶比ｘ_n+1 が（ｎ）を正の正数とする次の関係式
（２）ｘ_n ≦ｘ_n+1 ・・・・・（２）を満たす様に混晶比が順次増加する複数のＧａ_xnＩｎ
_1-xnＡｓを設けることにより、格段の高移動度化がもた
らされる。多層とは通常２〜５層とする。また、上記の
ような多層構造に代えてＧａ_x Ｉｎ_1-x Ａs 層の混晶比
ｘをＩｎＰ側から漸次増加させる組成変化層で構成して
も、同様の効果が得られた。また、この様な混晶比が異
なるＧａ_x Ｉｎ_1-x Ａs 層を設ける場合、ＩｎＰ層と直
接接する部分のＧａ_x Ｉｎ_1-x Ａs 層の混晶比を、０．
４７に最も近づけることに重要な意義がある。

【００２０】また、本発明に係わる、上記Ｇａ_x Ｉｎ
_1-x Ａs 層の膜厚については特段の制限はない。但し、
ホール素子の実際の製作に当たっては、素子間を電気的
に絶縁するためメサエッチングと称する特定領域の結晶
層の除去のための工程を採用するが、この際、素子間絶
縁のためにエッチングにより除去すべき導電層の膜厚、
とりもなおさずエピタキシャル成長層の全体的な厚みが
増すと、必然的にエッチングに要する時間の増大を伴
い、結晶方位に因るエッチング量並びにエッチング形状
に顕著な差異を生じさせる。このことがしいてはホール
素子の重要な特性の一つである不平衡率の増大をもたら
し、素子特性の高品位化を妨げると共に良品素子収率の
低下を招く。更に、上記Ｇａ_x Ｉｎ_1-x Ａs 層の膜厚を
単純に増大させたると、当該層上に、例えば、ＩｎＰ層
やＧａ_x Ｉｎ_1-x Ａs 層を設ける場合にあっては結晶性
を悪化させかねない。従って本発明に記す構造を構成す
るにあたっては、その構成要素である各々のＧａ_x Ｉｎ
_1-x Ａs 層の膜厚を、約０．５ｎｍから約２０ｎｍとす
るのが好ましく、また本発明に係わるＧａ_x Ｉｎ_1-x Ａ
s 層の積層の合計の厚さは約１００ｎｍから約５００ｎ
ｍとすると好結果が得られる。

【００２１】以上記載の如く、本発明に依れば容易に入
手可能な結晶基板を用い、ＩｎＰ層に直接接する混晶比
ｘを最小にし、漸次混晶比ｘを増大させたＧａ_x Ｉｎ
_1-x Ａs 層を設けてなる様なヘテロ接合を構成すること
により、従来にない高感度特性を有する磁電変換素子が
得られ、産業界に於ける高精度センシング技術の更なる
進歩をもたらす幅広い効果をもたらす。

【００２２】

【作用】本発明はＩｎＰとヘテロ接合を構成するＧａ_x
Ｉｎ_1-x Ａs 層のＧａ混晶比ｘを変化させ、電子の閉じ
込め効果を利用して電子の高移動度化をはかったもので
ある。

【００２３】

【実施例】以下、本発明を４つの実施例を基に具体的に
説明する。（実施例１）図１は本発明に係わるヘテロ構造の一例を
示す断面図である。図１の（１０１）は、当該ヘテロ接
合を形成するにあたり基板として使用した鉄（Ｆｅ）を
添加してなる面方位（１００）の半絶縁性のＩｎＰ単結
晶である。本実施例では、比抵抗が約１０⁷ Ω・ｃｍの
結晶を用いたが、上記の結晶の面方位や比抵抗もホール
素子の製作プロセス、結晶層の成長方法等を勘案し、適
宣選択すれば良い。同図中（１０２）は結晶基板（１０
１）上にＣ₅ Ｈ₅ ＩｎをＩｎ源とする常圧のＭＯＣＶＤ
法で成長させた膜厚が約１００ｎｍの無添加（アンドー
プ）ＩｎＰエピタキシャル結晶層である。更に、ＩｎＰ
層（１０２）上に混晶比が０．４２で約２０ｎｍの膜厚
を有するＧａ_0.42Ｉｎ_0.58Ａｓエピタキシャル層（１０
３−１）を上記の常圧ＭＯＣＶＤ成長法で設けた。次
に、混晶比０．４７のＧａ_0.47Ｉｎ_0.53Ａｓエピタキシ
ャル層（１０３−２）を厚さ４００ｎｍで成長させ、混
晶比の異なる計２層のＧａＩｎＡｓ層とＩｎＰ層とでヘ
テロ接合を構成した。上記エピタキシャル層（１０２〜
１０３）は全てＭＯＣＶＤ法で成長させたが、前述の如
く常圧法であっても減圧方式でも良く、Ｉｎ源もＣ₅ Ｈ
₅ Ｉｎに限らないばかりか、ＭＢＥ、ＭＯ・ＭＢＥ法等
他の成長方法を採用しても支障はない。この様な構造の
ウエ−ハを公知のフォトリソグラフィー法並びにエッチ
ング法を駆使して、ホール素子を得るべく適宣プロセス
上の加工を施した。然る後、入力用並びに出力用電極と
なすべくゲルマニウムを約１３重量％で含有する金−ゲ
ルマニウム（Ａｕ−Ｇｅ）合金を真空蒸着せしめ、その
後、電極材料を被着させた上記ウエハを温度４２０℃
で、時間３分間熱処理せしめ、当該電極をオーミック電
極（１０４）とした。尚、本実施例では上述の様にオー
ミック電極材料としてＧｅを１３重量％含んでなるＡｕ
−Ｇｅ合金を使用したが、当然のことながらＡｕ−Ｇｅ
合金のＧｅ含有量は当該含有量に限定されることはな
く、またＡｕ−Ｇｅ以外の金属材料等を使用しても差し
つかえない。

【００２４】（比較例）また、電気特性を比較をするた
め上述と同様の手法にて、従来からの単純なＧａＩｎＡ
ｓ／ＩｎＰヘテロ接合を有する構造のウエハも製作し
た。図２にその構造の断面図を概略的に示す。図２中
（２０１）は基板として用いたＩｎＰ単結晶基板であ
る。同基板の仕様は上記実施例１と同一である。先ずこ
の基板（２０１）上に上記と同じくアンドープのＩｎＰ
エピタキシャル層（２０２）を成長させた。然る後、混
晶比が０．４７と一定のＧａ_0.47Ｉｎ_0.53Ａｓエピタキ
シャル層（２０３）を堆積させ、ＩｎＰ層（２０２）と
単一の混晶比を有するＧａＩｎＡｓ層とでヘテロ接合を
形成した。（２０４）は最表面のＧａＩｎＡｓ層（２０
３−２）上に形成した入・出力用オーミック電極を示
す。尚、膜厚、キャリア濃度共に前記実施例１の本発明
に係わる構造を有する場合と、±５％程度の測定上の誤
差範囲内で同一とした。

【００２５】上述の如く作成したホール素子を電気的な
特性評価に供した。第１表に評価した項目と特性値につ
き、本発明に係わる場合と従来例とを対比させて示す。

【００２６】

【表１】

【００２７】表１に示す如く、本発明に係わる場合にあ
っては、入力抵抗、出力抵抗共に従来例の構造に因るホ
ール素子に比較し低下している。更に、素子状態で測定
される電子移動度は、本発明により更に約２０％も向上
した。これにより表１に示す様に素子の積感度に於いて
は移動度の上昇に正しく比例して、約１．２〜１．４倍
の向上が果たされ、本発明による効果が歴然と顕現され
ている。

【００２８】（実施例２）上記実施例１と同じくＩｎＰ
単結晶基板を用いてはいるものの、ＧａＩｎＡｓ層の堆
積数が異なる場合のホール素子の特性例を実施例２とし
て掲げる。図３は実施例２に係わるヘテロ接合構造の断
面を概略的に示す図である。同図中（３０１）は基板と
して使用したＦｅを添加してなる比抵抗が約１０⁷ Ω・
ｃｍの高抵抗ＩｎＰ単結晶基板である。面方位は前記実
施例１と同様（１００）であるが、前述の如く面方位、
比抵抗共にこれに限定されるものではない。この基板
（３０１）に膜厚が約１００ｎｍでキャリア濃度が２×
１０¹⁵ｃｍ^-3のアンドープのＩｎＰ層（３０２）を成長
させた。ここまでは前記実施例１と同一にした。然る
後、混晶比が０．４２であるＧａ_0.42Ｉｎ_0.58Ａｓ層
（３０３−１）を厚さ約２０ｎｍにわたって成長させ
た。次に混晶比が０．４４である厚さ約１０ｎｍのＧａ
_0.44Ｉｎ_0.56Ａｓ層（３０３−２）を、引続き混晶比が
０．４６である厚さ約１０ｎｍのＧａ_0.46Ｉｎ_0.54Ａｓ
層（３０３−３）を順次堆積した。更に最上層として実
施例１に記した混晶比０．４７を有すＧａ_0.47Ｉｎ_o.53
Ａｓ層（３０３−４）を実施例１と同一の膜厚とキャリ
ア濃度をもって設け、上記ＩｎＰ層（３０２）からＧａ
_0.47Ｉｎ_0.53Ａｓ層（３０３−４）に至る迄混晶比が段
階的にあたかも連続的に緩やかに変化する様にした。

【００２９】上記ヘテロ構造のウエハの最表面を、公知
のフォトリソグラフィー法並びにエッチング法により所
望の加工を施した後、前述のＡｕ−Ｇｅ合金を真空蒸着
法により被着せしめ、実施例１と同様の熱処理をし、オ
ーミック性を有する入・出力電極（３０４）を構成し
た。尚、Ａｕ−Ｇｅ合金のオーミック化のための熱処理
条件は、本実施例に記載の温度、時間の条件に限定され
るものではない。

【００３０】このウエ−ハを母体材料とし、チップサイ
ズが３５０μｍのホ−ル素子を作成した。直径５０ｍｍ
の円形のウエーハに約１２、０００個の素子が形成でき
たが、それらの中から良品チップを選択し電気的な特性
評価に供した。第２表に実施例２に係わるヘテロ構造を
有する良品ホール素子の特性値を掲げる。併せて同表に
は前述の従来からの単純なヘテロ接合からなるホール素
子の特性値を示す。

【００３１】

【表２】

【００３２】表２に掲げる特性値から明瞭に判断される
様に、本発明に係わるヘテロ接合を設けることによりホ
ール素子の特性を大きく左右する積感度は明らかに改善
されている。

【００３３】（実施例３）本実施例では、ＩｎＰ層とＧ
ａＩｎＡｓ層とでヘテロ接合を形成するにあたり混晶比
を連続的に変化させたＧａ_x Ｉｎ_1-x Ａs 層を挿入した
例を述べる。図４に当該構造の断面を模式的に示す。
（４０１）は基板として用いたＦｅを添加してなる比抵
抗が約１０⁷ Ω・ｃｍの半絶縁性ＩｎＰ単結晶である。
該基板（４０１）に膜厚約１００ｎｍのアンドープのＩ
ｎＰ層Ｐ（４０２）を成長させた。次に該ＩｎＰ層（４
０２）上に混晶比を０．４２から０．４７に至る迄成長
方向に連続的に変化させたＧａ_x Ｉｎ_1-x Ａs 層（４０
３−１）を膜厚約４００ｎｍで堆積した。然る後、混晶
比ｘが０．４７のＧａ_0.47Ｉｎ_0.53Ａs （４０３−２）
を実施例１と全く同一の条件下で成長させた。

【００３４】前述の如くの手順によりＧａ_0.47Ｉｎ_0.53
Ａs 層（４０３−２）上にオーミック入・出力電極（４
０４）を形成し，ホール素子を試作して従来例によるホ
ール素子とで特性を比較した。前例と同じくやはり約２
０％の電子移動度の向上が認められ、結果として従来の
ホール素子に比較し１．２倍程度の積感度の向上が果た
せた。尚、入・出力抵抗は従来のホール素子に比較し若
干の低下が見られる程度の主要諸特性には顕著な差は生
じなかった。

【００３５】（実施例４）図５は本発明に係わるＧａＩ
ｎＡｓホール素子の模式的な平面図の一例を示す。また
図６は図５に掲げるホール素子の破線Ａ−Ａ’に沿う断
面の模式図である。図６の（１０１）は、当該ホール素
子用の母体材料を形成するにあたり、基板として使用し
た鉄（Ｆｅ）を添加してなる面方位が（１００）の半絶
縁性のＩｎＰ単結晶である。当該基板結晶の厚みは約３
５０μｍであった。本実施例では、比抵抗が約１０⁷ Ω
・ｃｍの結晶を用いた。

【００３６】同図中（６０２）は結晶基板（１０１）上
にＣ₅ Ｈ₅ ＩｎをＩｎ源とする常圧のＭＯＣＶＤ法で成
長させた混晶比が０．０４のＧａ_0.04Ｉｎ_0.96Ａｓ層で
ある。この層（６０２）の膜厚は約８ｎｍとした。キャ
リア濃度は≦１０¹⁶ｃｍ^-3であった。同層（１０２）の
上には、混晶比を０．９０としたＧａ_0.90Ｉｎ_0.10Ａｓ
（６０３）を堆積させた。同層のキャリア濃度をホール
効果測定法により求めたところ、≦１０¹⁵ｃｍ^-3であっ
た。また、膜厚は９ｎｍとした。これらの組み合わせか
らなる積層を２周期分堆積させ、積層構造となした。

【００３７】次に、上記の場合の積層構造の最表面であ
るＧａ_0.90Ｉｎ_0.10Ａｓ層（６０３）の上に混晶比が
０．４７で、約４００ｎｍの膜厚を有するｎ形の伝導を
呈するＧａ_0.47Ｉｎ_0.53Ａｓエピタキシャル層（６０
４）を、上記の常圧ＭＯＣＶＤ成長法で設けた。この層
（６０４）のキャリア濃度をホール効果法により測定し
たところ、２．０×１０¹⁶ｃｍ^-3であった。

【００３８】この様な構造のウエ−ハを公知のフォトリ
ソグラフィー法並びにエッチング法を駆使して、ホール
素子を得るべくメサ加工等のプロセス上の加工を施し
た。然る後、入力用並びに出力用電極となすべくゲルマ
ニウムを約１３重量％で含有する金−ゲルマニウム（Ａ
ｕ・Ｇｅ）合金を真空蒸着せしめ、その後、電極材料を
被着させた上記ウエハを温度４２０℃で、時間３分間熱
処理せしめ、オーミック性電極（６０５）を形成した。

【００３９】次に、素子化されたウエハの表面は通常の
プラズマＣＶＤ法によるＳｉＯ₂ 絶縁膜（６０６）で被
覆した。ＳｉＯ₂ 膜（６０６）の厚さは約３００ｎｍと
した。次に、電極部（６０５）及びホール素子を個別に
分離するために、ダイシングライン（６０７）に相当す
る部分を被覆しているＳｉＯ₂ 膜（６０６）を無機酸に
より除去した。また、ダイシングを容易ならしめるた
め、単結晶基板（１０１）の裏面を塩酸水溶液でエッチ
ングし、初期厚さが３５０μｍの素子を形成してなるウ
エハを約１３０μｍの厚さとなる迄、同水溶液中に静置
しておいた。この裏面エッチング後、ダイシングライン
（６０７）に沿ってダイシングを施し、個別チップとな
した。チップサイズは、ホール素子にとっては極く一般
的な３５０μｍ×３５０μｍとした。次に、当該チップ
を一般的な外囲用エポキシ樹脂で囲繞し、外囲した。外
囲プロセスに要した最高の温度は１９０℃である他、本
実施例に限り、特異な温度条件、プロセス条件をもって
外囲しているのではない。

【００４０】上記の如く作成したホール素子を電気的な
特性評価に供した。表３に評価した項目と特性値につ
き、本発明と従来例に係わる場合とを対比させて示す。
従来例とは前記した積層構造を挿入してないが、それ以
外は上述と全く同一の工程を経て製作されたＧａＩｎＡ
ｓホール素子を指す。表３に示す如く本発明に係わる新
たなホール素子と従来のホール素子では、室温での電子
移動度、従って積感度に顕著な差異が認められ、本発明
の優位性が示された。本発明者が鋭意、この差異の原因
につき検討、解析を加えた結果からは、特性の変動の大
小はホール素子の素子化に伴い、ある熱的環境下に素子
が曝されることによって被る熱衝撃、熱応力を吸収する
程度、能力の差に大きく依存することが判明し、本発明
に依る積層構造を備えた場合にあっては、従来例に見ら
れる構造に比較し、熱応力を緩和する能力に優れる故
に、素子特性の変動を抑制出来たものと解釈された。

【００４１】

【表３】

【００４２】

【発明の効果】以上述べた如く、ＩｎＰとヘテロ接合さ
せるＧａＩｎＡｓを堆積させるに際し、その混晶比を特
定することでホール素子の感度を著しく向上させる効果
をもたらし、従来に無い極めて高感度なホール素子を提
供出来る。また、本発明に依りこの様な高感度を顕現で
きたことによって、従来精度の不足が言われていた例え
ば微小領域に於ける高精度の磁界測定、或はまた、回転
体の精密回転制御等を可能ならしめるなど、産業界に於
けるセンシング技術の発展に寄与するところ大である。

【図面の簡単な説明】

【図１】本発明に係わるヘテロ接合構造の断面を概略的
に示す図である。

【図２】従来のホール素子用ウエ−ハの断面を概略的に
示す図である。

【図３】本発明の実施例に係わる構造の断面を模式的に
示す図である。

【図４】本発明の他の実施例に係わる構造の断面を模式
的に示す図である。

【図５】本発明の他の実施例に係わるホール素子の平面
模式図である。

【図６】図５のホール素子の構造の断面模式図である。

【符号の説明】

（１０１）・・・・ＩｎＰ半絶縁性単結晶基板（１０２）・・・・ＩｎＰエピタキシャル成長層（１０３−１）・・混晶比０．４２のＧａ_0。42Ｉｎ_0.58
Ａｓ層（１０３−２）・・混晶比０．４７のＧａ_0.47Ｉｎ_0.53
Ａｓ層（１０４）・・・・オーミック電極（２０１）・・・・半絶縁性ＩｎＰ単結晶基板（２０２）・・・・ＩｎＰエピタキシャル成長層（２０３）・・・・Ｇａ_0.47Ｉｎ_0.53Ａｓ層（２０４）・・・・オーミック電極（３０１）・・・・半絶縁性ＩｎＰ単結晶基板（３０２）・・・・ＩｎＰエピタキシャル成長層（３０３−１）・・混晶比０．４２のＧａ_0.42Ｉｎ_0.58
Ａｓ層（３０３−２）・・混晶比０．４７のＧａ_0.47Ｉｎ_0.53
Ａｓ層（３０３−３）・・混晶比０．４６のＧａ_0.46Ｉｎ_0.54
Ａｓ層（３０３−４）・・混晶比０．４７のＧａ_0.47Ｉｎ_0.53
Ａｓ層（３０４）・・・・Ａｕ−Ｇｅオーミック電極（４０１）・・・・ＩｎＰ半絶縁性単結晶基板（４０２）・・・・ＩｎＰエピタキシャル成長層（４０３−１）・・混晶比を連続的に変化させたＧａＩ
ｎＡｓ層（４０３−２）・・混晶比０．４７のＧａ_0.47Ｉｎ_0.53
Ａｓ層（４０４）・・・・オーミック性電極（６０２）・・・・混晶比０．０４のＧａ_0.04Ｉｎ_0.96
Ａｓ層（６０３）・・・・混晶比０．９０のＧａ_0.90Ｉｎ_0.10
Ａｓ層（６０４）・・・・混晶比０．４７のＧａ_0.47Ｉｎ_0.53
Ａｓ層（６０５）・・・・オーミック性電極（６０６）・・・・ＳｉＯ₂ 絶縁膜（６０７）・・・・ダイシングライン層

───────────────────────────────────────────────────── フロントページの続き (72)発明者竹内良一埼玉県秩父市大字下影森1505番地昭和電工株式会社秩父工場内 (72)発明者臼田雅彦埼玉県秩父市大字下影森1505番地昭和電工株式会社秩父工場内 (72)発明者松沢圭一埼玉県秩父市大字下影森1505番地昭和電工株式会社秩父工場内 (56)参考文献特開昭60−198877（ＪＰ，Ａ) 特開平２−192737（ＪＰ，Ａ) 特開平５−275767（ＪＰ，Ａ) 1992年秋季第53回応用物理学会学術講演会講演予稿集，Ｎｏ．３，ｐ．1078 (58)調査した分野(Int.Cl.⁷，ＤＢ名) H01L 43/06 H01L 21/338 H01L 29/778 H01L 29/812 ＪＩＣＳＴファイル（ＪＯＩＳ)

Claims

(57)【特許請求の範囲】

【請求項１】リン化インジウム（ＩｎＰ）基板上にリン
化インジウムとヒ化ガリウム・インジウム（Ｇａ_xＩｎ
_1-xＡｓ）から成るヘテロ接合を具備したホール素子に
おいて、ヒ化ガリウム・インジウム層が混晶比ｘ，ｙの
異なるＧａ_xＩｎ_1-xＡｓとＧａ_yＩｎ_1-yＡｓとの積層構
造から成ることを特徴とするホール素子。
【請求項２】リン化インジウム（ＩｎＰ）と混晶比ｘが
０．３７以上で０．５７以下の範囲にあるヒ化ガリウム
・インジウム（Ｇａ_xＩｎ_1-xＡｓ）からなるヘテロ接合
を具備して成るホール素子であって、Ｇａ_xＩｎ_1-xＡｓ
層は混晶比ｘを互い異にする多層積層体で構成され、か
つまた当該ＩｎＰ層と直接接するＧａ_xＩｎ_1-xＡｓ層の
混晶比がＧａ_xＩｎ_1-xＡｓ積層体を構成する他のＧａ_x
Ｉｎ_1-xＡｓ層の混晶比以下であることを特徴とするホ
ール素子。
【請求項３】リン化インジウム（ＩｎＰ）及び混晶比ｘ
が０．３７以上で０．５７以下の範囲にあるヒ化ガリウ
ム・インジウム（Ｇａ_xＩｎ_1-xＡｓ）からなるヘテロ接
合を具備して成るホール素子に於て、ヘテロ接合を混晶
比ｘをＩｎＰ側から漸次増加させてなるＧａ_xＩｎ_1-xＡ
ｓ層とＩｎＰ層とで構成したことを特徴とするホール素
子。