JP3567500B2

JP3567500B2 - ホール素子

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Publication number: JP3567500B2
Application number: JP23767494A
Authority: JP
Inventors: 隆宇田川
Original assignee: Showa Denko KK
Current assignee: Showa Denko KK
Priority date: 1994-09-30
Filing date: 1994-09-30
Publication date: 2004-09-22
Anticipated expiration: 2019-09-22
Also published as: JPH08102562A

Description

【０００１】
【産業上の利用分野】
本発明はホール素子に係わり、特に、高感度特性を与える半導体ヘテロ接合からなるヘテロ接合ホール素子に関する。
【０００２】
【従来の技術】
ホール素子は一種の磁気センサーであり、回転センサーや電流センサー等として利用されている。最近では、ホール素子の高感度化の要望に対応して半導体ヘテロ接合によって発現される高電子移動度特性を利用したヘテロ接合ホール素子が開発されている。Ｇａ_０．４７Ｉｎ_０．５３ＡｓとＩｎＰとのヘテロ接合からなるホール素子もその一例である（奥山忍他，１９９２年秋季第５３回応用物理学会学術講演会予稿集Ｎｏ．３，１０７８頁，講演番号１６ａ−ＳＺＣ−１６）。
【０００３】
Ｇａ_０．４７Ｉｎ_０．５３ＡｓとＩｎＰとのヘテロ接合は高い電子移動度を発現し（小沼賢二郎他，１９９２年秋季第５３回応用物理学会学術講演会予稿集Ｎｏ．１，２８２頁，講演番号１８ａ−ＺＥ−３）、ホール素子の高感度化が達成されている。感度と同様、ホール出力電圧の温度係数αが小さいこともホール素子の重要な特性である。温度係数αは通常は次の式（１）で求められるホール出力電圧の温度による変化率である。
α（％）＝｛（Ｖ_Ｔ２−Ｖ_Ｔ１）／Ｖ_Ｔ１｝／（Ｔ_２ −Ｔ_１） ……式（１）
ここでＶ_Ｔ１，Ｖ_Ｔ２は温度Ｔ_１，Ｔ_２でのホール出力電圧である。Ｇａ_０．４７Ｉｎ_０．５３Ａｓ／ＩｎＰヘテロ接合ホール素子では、αは０．１〜０．２％／℃となっている（奥山忍他，１９９２年秋季第５３回応用物理学会学術講演会予稿集Ｎｏ．３，１０７８頁，講演番号１６ａ−ＳＺＣ−１６）。これは、一般的なＧａＡｓホール素子の０．０５％／℃よりは大きい。高性能ホール素子となすには高い感度、即ちホール電圧の出力が大きく、且つその温度係数が小さい必要がある。
【０００４】
αは感磁層を構成する半導体材料の禁止帯幅（バンドギャップ）に依存する。感磁層とは磁界を検知しホール電圧を発生する機能を担う半導体層のことを言う。感磁層が単一の半導体層から構成されている場合、αは感磁層を構成する半導体のバンドギャップが小さい程、大きくなる傾向がある。例えばＩｎＳｂの室温でのバンドギャップは０．１７ｅＶであり、バンドギャップの低さに対応してαは約２％／℃と大きい。一方、バンドギャップが１．４３ｅＶのＧａＡｓではαは約０．０５％／℃と小さくなる。
【０００５】
ヘテロ接合を含む感磁層の場合、αはヘテロ接合を構成する半導体層のバンドギャップの差に依存する傾向がある。従来のＧａ_０．４７Ｉｎ_０．５３Ａｓ／ＩｎＰヘテロ接合系を例にとれば、Ｇａ_０．４７Ｉｎ_０．５３Ａｓの室温でのバンドギャップは０．８６ｅＶである（Ｈ．Ｃ．Ｃａｓｅｙ，Ｊｒ．，ａｎｄＭ．Ｂ．Ｐａｎｉｓｈ，「ＨＥＴＥＲＯＳＴＲＵＣＴＵＲＬＡＳＥＲＳ−ＰａｒｔＢ」（ＡｃａｄｅｍｉｃＰｒｅｓｓ（１９７８），１６頁参照）。ＩｎＰのそれは１．３４ｅＶであるからバンドギャップの差は０．４８ｅＶとなる。また、Ｇａ_０．４７Ｉｎ_０．５３Ａｓ／ＩｎＰヘテロ系からなるヘテロ接合ホール素子のαは、従来のＩｎＳｂホール素子約２％／℃に比較すれば約１桁小さくなっている。
【０００６】
Ｇａ_０．４７Ｉｎ_０．５３Ａｓ／ＩｎＰヘテロ接合系以外では、Ａｌ_０．３Ｇａ_０．７Ａｓ／ＧａＡｓ系を用いたヘテロ接合ホール素子がある（田口隆志他，電子情報通信学会論文誌Ｃ，Ｊ７０−Ｃ巻，５号（１９８７），７５８頁）。Ａｌ組成比がｗのＡｌ_ｗＧａ_１−ｗＡｓのバンドギャップ（（Ｅｇ）_ｗ）は次の式（２）で与えられる。
（Ｅｇ）_ｗ＝１．４２４＋１．２４７・ｗ ……………式（２）
ｗ＝０．３では、（Ｅｇ）_ｗは１．８０ｅＶである。ＧａＡｓのバンドギャップは１．４３ｅＶである。従って、両者のバンドギャップの差は０．３７ｅＶとなる。Ａｌ_０．３Ｇａ_０．７Ａｓ／ＧａＡｓヘテロ接合ホール素子のαの絶対値は０．６８％／℃となっている（田口隆志他，電子情報通信学会論文誌Ｃ，Ｊ７０−Ｃ巻，５号（１９８７），７５８頁）。
【０００７】
また、Ｇａ_０．２Ｉｎ_０．８Ａｓ／Ａｌ_０．４８Ｉｎ_０．５２Ａｓヘテロ接合ホール素子も知られている（Ｙ．Ｓｕｇｉｙａｍａ，ＴｅｃｈｎｉｃａｌＤｉｇｅｓｔｏｆｔｈｅ１１ｔｈＳｅｎｓｏｒＳｙｍｐｏｓｉｕｍ（１９９２），７９頁）。Ｇａ_０．２Ｉｎ_０．８Ａｓの室温でのバンドギャップは１．２１ｅＶで、Ａｌ_０．４８Ｉｎ_０．５２Ａｓでは１．４９ｅＶである（Ｈ．Ｃ．Ｃａｓｅｙ，Ｊｒ．，ａｎｄＭ．Ｂ．Ｐａｎｉｓｈ，「ＨＥＴＥＲＯＳＴＲＵＣＴＵＲＬＡＳＥＲＳ−ＰａｒｔＢ」（ＡｃａｄｅｍｉｃＰｒｅｓｓ（１９７８），１６頁参照）。従って、バンドギャップの差は０．２８ｅＶとなる。また、電圧駆動の場合のＧａ_０．２Ｉｎ_０．８Ａｓ／Ａｌ_０．４８Ｉｎ_０．５２Ａｓヘテロ接合ホール素子のαは０．５４％／℃と報告されている（Ｙ．Ｓｕｇｉｙａｍａ，ＴｅｃｈｎｉｃａｌＤｉｇｅｓｔｏｆｔｈｅ１１ｔｈＳｅｎｓｏｒＳｙｍｐｏｓｉｕｍ（１９９２），７９頁）。上記の従来のヘテロ接合系からなるホール素子でも、いずれもＧａＡｓホール素子に比較し高感度ではあるものの、αはより大きくなっている。
【０００８】
αが大きいと必然的に使用環境温度によるホール出力電圧の変化が大きくなる。従って、温度による出力電圧の変動を補償する付帯回路が必要となる。これは工程的にも煩雑さを招き、また付帯回路を設けるとホール素子を含むシステムの肥大化をもたらす。αを低下させるには、従来よりも大きなバンドギャップの差、ひいては大きな伝導帯の不連続性をもたらすヘテロ接合系を利用する必要がある。
【０００９】
【発明が解決しようとする課題】
従来のヘテロ接合ホール素子のαを低減するには、バンドギャップの差が大きい半導体からヘテロ接合を構成する必要がある。また、高感度特性を得るには高い電子移動度を発現できるヘテロ接合系を用いる必要がある。しかしながら、ホール素子に適する大きなバンドギャップの差を有するヘテロ接合系は未だ提案されていない。これが高感度で且つホール出力電圧の温度変化が、従来のＧａＡｓホール素子と同等に小さいヘテロ接合ホール素子の実現を妨げる一因であった。高い感度特性とホール出力電圧の小さい温度変動を与えるヘテロ接合系を新たに見出せれば高性能のヘテロ接合ホール素子が供給できる。
【００１０】
【課題を解決するための手段】
本発明では禁止帯幅が０．６４ｅＶ以上である半導体でヘテロ接合を構成することにより、従来のホール出力電圧の温度変化係数が大きい欠点を克服し、高感度で且つホール出力電圧の温度変化が少ないヘテロホール素子を得る。
本発明者がヘテロ接合を構成する半導体材料のバンドギャップ差とホール素子の温度係数の関係を検討した結果を図３に示す。温度係数はヘテロ接合を形成する二種の半導体のバンドギャップ差の増大と共に単調に減少していく。バンドギャップの差が０．６４ｅＶ未満では、素子の実用上適するとされる０．１％程度以下のαを得るのは困難であることが判明した。０．６４ｅＶ以上となると０．１％より小さいαを得ることが可能となるのが示唆された。このようなヘテロ接合はＧａ_ｘＩｎ_１−ｘＰまたはＡｌ_ｚＩｎ_１−ｚＰとＧａ_ｙＩｎ_１−ｙＡｓとの接合によって達成される。
【００１１】
Ｇａ_ｘＩｎ_１−ｘＰとＡｌ_ｚＩｎ_１−ｚＰのバンドギャップ（（Ｅｇ）_ｘ，（Ｅｇ）_ｚ）は各々、式（３）及び式（４）から求められる。
（Ｅｇ）_ｘ＝１．３５１＋０．６４３・ｘ＋０．７８６・Ｘ^２ ……式（３）
（Ｅｇ）_ｚ＝１．３５１＋２．２３・ｚ ……式（４）
上式よりｘ＝０．５１±０．０２の範囲では（Ｅｇ）_ｘは１．８５〜１．９１ｅＶとなる。ｚ＝０．５２±０．０２の範囲では、（Ｅｇ）_ｚは２．４７〜２．５６ｅＶとなる。Ｇａ_ｙＩｎ_１−ｙＡｓのバンドギャップ（（Ｅｇ）_ｙ）はＧａ組成比（ｙ）の関数として次式（５）で与えられる。
（Ｅｇ）_ｙ＝０．３６＋１．０６４・ｙ …………式（５）
式（５）より例えばｙ＝０．８では（Ｅｇ）_ｙは１．２１ｅＶとなる。従って、Ｇａ_０．８Ｉｎ_０．２Ａｓとのバンドギャップの差は、ｘ＝０．５１±０．０２のＧａ_ｘＩｎ_１−ｘＰに対しては０．６４〜０．７０ｅＶとなる。一方、ｚ＝０．５２±０．０２のＡｌ_ｚＩｎ_１−ｚＰに対しては１．２６〜１．３５ｅＶとなる。
【００１２】
本発明では高性能のヘテロ接合を得るに、Ｇａ組成比（ｘ）が０．４９以上０．５３以下のＧａ_ｘＩｎ_１−ｘＰとＧａ組成比（ｙ）が０．１０以上０．４０以下であるＧａ_ｙＩｎ_１−ｙＡｓとからヘテロ接合を構成する。または、Ａｌ組成比（ｚ）が０．５０以上０．５４以下のＡｌ_ｚＩｎ_１−ｚＰとＧａ組成比（ｙ）が０．１０以上０．４０以下であるＧａ_ｙＩｎ_１−ｙＡｓとでヘテロ接合を構成する。いずれも、０．６４ｅＶ以上の禁止帯幅の差を与えるヘテロ接合系からホール素子を構成する。
【００１３】
Ｇａ_ｘＩｎ_１−ｘＰ／Ｇａ_ｙＩｎ_１−ｙＡｓやＡｌ_ｚＩｎ_１−ｚＰ／Ｇａ_ｙＩｎ_１−ｙＡｓヘテロ接合は結晶基板上に堆積する。Ｇａ組成比（ｘ）が０．５１のＧａ_０．５１Ｉｎ_０．４９ＰとＡｌ組成比ｚが０．５２のＡｌ_０．５２Ｉｎ_０．４８ＰはＧａＡｓと格子整合するため、半絶縁性のＧａＡｓ単結晶を基板とすると都合が良い。ホール素子の特性上、ｘは０．５１±０．０２の範囲に収納するのが好ましい。ｚは０．５２±０．０２の範囲に収納させると良い。ｘ，ｚがこの範囲を越えると、これらの層にヘテロ接合させるＧａ_ｙＩｎ_１−ｙＡｓに結晶欠陥を誘引する原因となる。結晶欠陥を多量に内在するヘテロ接合系では高い電子移動度は顕現されない。よって、高感度のヘテロ接合ホール素子は実現されない。ホール素子の感度は母体材料の電子移動度に比例して向上するからである。
【００１４】
Ｇａ_ｘＩｎ_１−ｘＰ若しくはＡｌ_ｚＩｎ_１−ｚＰとヘテロ接合させるＧａ_ｙＩｎ_１−ｙＡｓのＧａ組成比（ｙ）は０．３０から０．４０以下とすると良い。ｙが大きくなるとＧａＡｓとの格子の不整合性が大きくなるからである。格子不整合性が増すとＧａ_ｙＩｎ_１−ｙＡｓの結晶性が悪化し、ホール素子の高感度化の妨げとなる。ｙは結晶性の劣化が顕著でなく、高い電子移動度が得られる０．１０〜０．４０とする。
【００１５】
上記のヘテロ接合系は、第ＩＶ族若しくは第ＶＩ族の元素をドープしたｎ型Ｇａ_ｘＩｎ_１−ｘＰとアンドープか第ＩＶ族若しくは第ＶＩ族の元素をドープしたＧａ_ｙＩｎ_１−ｙＡｓから構成する。または、珪素を添加したｎ型Ａｌ_ｚＩｎ_１−ｚＰとアンドープか硫黄若しくは珪素をドープしたｎ型Ｇａ_ｙＩｎ_１−ｙＡｓとでヘテロ接合を構成する。
【００１６】
本発明に係わるヘテロ接合を構成するに際し、元素周期律表の第ＩＶ族若しくは第ＶＩ族の元素をドープしたｎ型Ｇａ_ｘＩｎ_１−ｘＰとアンドープか第ＩＶ族若しくは第ＶＩ族の元素をドープしたＧａ_ｙＩｎ_１−ｙＡｓとでヘテロ接合を構成する。ｎ型Ｇａ_ｘＩｎ_１−ｘＰやＧａ_ｙＩｎ_１−ｙＡｓを得るに適した第ＩＶ族若しくは第ＶＩ族のドーパントとしては、Ｓｉ，ＳやＳｅ等がある。これらのドーパントを添加してｎ型のＧａ_ｘＩｎ_１−ｘＰを得る場合、キャリア濃度としては１０^１７〜１０^１８ｃｍ^−３とすると高移動度化に適する。このｎ型Ｇａ_ｘＩｎ_１−ｘＰとヘテロ接合させるＧａ_ｙＩｎ_１−ｙＡｓはアンドープか上記のドーパントを添加したｎ型とする。高移動度を得るためには、Ｇａ_ｙＩｎ_１−ｙＡｓのキャリア濃度としては１０^１６ｃｍ^−３前後が適する。
【００１７】
ｎ型Ｇａ_ｙＩｎ_１−ｙＡｓとのヘテロ接合させるｎ型Ａｌ_ｚＩｎ_１−ｚＰを得るには、ドーパントとしてＳｉを利用する。周期律表の第ＶＩ族のＳとＳｅ等を含む硫化水素（Ｈ_２Ｓ）やセレン化水素（Ｈ_２Ｓｅ）等のドーピングガスを使用してｎ型のＧａ_ｙＩｎ_１−ｙＡｓが得られるが、例えばトリメチルＡｌ（（ＣＨ_３）_３Ａｌ）等のＡｌ源となる有機化合物と気相反応を起こし、結晶表面のモホロジーを悪化させる。Ｓｉドープのｎ型Ａｌ_ｚＩｎ_１−ｚＰとヘテロ接合させるｎ型Ｇａ_ｙＩｎ_１−ｙＡｓは、アンドープかＳ若しくはＳｉをドープしたｎ型層とする。ヘテロ接合を構成するＡｌ_ｚＩｎ_１−ｚＰとＧａ_ｙＩｎ_１−ｙＡｓのキャリア濃度は１０^１７〜１０^１８ｃｍ^−３と１０^１６ｃｍ^−３前後に各々、設定すると高移動度が得られる。
【００１８】
Ｇａ_ｘＩｎ_１−ｘＰ若しくはＡｌ_ｚＩｎ_１−ｚＰとＧａ_ｙＩｎ_１−ｙＡｓの積層の順序には制限はない。しかし、単一ヘテロ構造とする場合には一般的にはＧａ_ｘＩｎ_１−ｘＰかＡｌ_ｚＩｎ_１−ｚＰを基板上やＧａＡｓ緩衝層上に先ず、堆積する。これらの混晶層上によりバンドギャップが小さいＧａ_ｙＩｎ_１−ｙＡｓを堆積する。バンドギャップがＧａ_ｙＩｎ_１−ｙＡｓより大きなＧａ_ｘＩｎ_１−ｘＰやＡｌ_ｚＩｎ_１−ｚＰを最表層とすると、入・出力電極にオーミック性を付与するに困難が伴うからである。
【００１９】
上記のＧａ_ｙＩｎ_１−ｙＡｓ等のヘテロ接合構成層は、液相エピタキシャル成長法（ＬＰＥ法）、分子線エピタキシャル成長法（ＭＢＥ法）や有機金属熱分解法（ＭＯＶＰＥ法）等で成長できる。或はまたＭＯＶＰＥとＭＢＥの双方を複合させたＭＯ・ＭＢＥ法でも得られる。
【００２０】
【作用】
ヘテロ接合材料を利用してホール素子を作るに際し、ヘテロ接合を構成する材料のバンドギャップを規定することにより、小さな温度係数と高い電子移動度を得る。
【００２１】
【実施例】
本発明を実施例を基に詳細に説明する。図１は本発明に係わるＧａ_ｘＩｎ_１−ｘＡｓ（ｘはＧａの組成比を表す。）ホール素子の平面模式図である。また、図２は図１に示す破線Ａ−Ａ′の方向の断面模式図である。本実施例では、比抵抗が約１０^７ Ω・ｃｍの面方位｛１００｝の半絶縁性ＧａＡｓ単結晶を基板（１０１）として使用した。
【００２２】
基板（１０１）上には、高抵抗のアンドープＧａＡｓ層を緩衝層（１０２）として堆積させた。緩衝層（１０２）の厚さは約１００ｎｍとした。
【００２３】
緩衝層（１０２）上には、感磁層としてＳｉをドープしたｎ型のＡｌ_０．５２Ｉｎ_０．４８Ｐ層（１０３）を設けた。同層のバンドギャップエネルギーは２．５１ｅＶであり、キャリア濃度をＨａｌｌ効果法により測定した結果、約１×１０^１８ｃｍ^−３であった。Ｓｉのドーピングにはモノシランガス（ＳｉＨ_４）を使用した。膜厚は２５ｎｍとした。
【００２４】
Ａｌ_０．５２Ｉｎ_０．４８Ｐ層（１０３）上には、アンドープでｎ型のＧａ_０．８２Ｉｎ_０．１８Ａｓ感磁層（１０４）を堆積した。同層のバンドギャップエネルギーは１．２３ｅＶであり、キャリア濃度は５×１０^１６ｃｍ^−３とし、膜厚は７００ｎｍとした。
この結果ヘテロ接合をなすｎ型Ａｌ_０．５２Ｉｎ_０．４８Ｐ層（１０３）とｎ型Ｇａ_０．８２Ｉｎ_０．１８Ａｓ感磁層（１０４）とのバンドギャップエネルギー差は１．２８ｅＶとなった。
【００２５】
上記の半導体層は全て常圧のＭＯＶＰＥ法で成長させた。Ｉｎ源としてはシクロペンタジエニルＩｎ（Ｃ_５Ｈ_５Ｉｎ）を使用した。Ｇａ，Ａｌの原料には各々トリメチルＧａとトリメチルＡｌを使用した。Ａｓ源、Ｐ源はアルシン（ＡｓＨ_３）、ホスフィン（ＰＨ_３）とした。成長温度は６６０℃に固定した。
【００２６】
次に、Ｇａ_０．８２Ｉｎ_０．１８Ａｓ感磁層（１０４）の表面を通常の有機フォトレジスト材で被覆し、その後公知のフォトリソグラフィー技術とエッチング技術を駆使し、入・出力電極を形成すべき領域並びに感磁部となす領域をメサ形状に加工した。
【００２７】
その後、Ｇａ_０．８２Ｉｎ_０．１８Ａｓ感磁層（１０４）の表面を再び有機レジスト材で全面を被覆した。次に各々、一対をなす入力電極（１０５）と出力電極（１０６）の形成領域に存在する上記レジスト材のみを公知のフォトリソグラフィー技術を利用して除去し、Ｇａ_０．８２Ｉｎ_０．１８Ａｓ感磁層（１０４）の表面を露出させた。その上にＧｅを重量で約１３％程度含むＡｕ・Ｇｅ合金を真空蒸着した。蒸着後、当該ウエハを有機溶剤混合液に浸し、レジスト材によるリフトオフ法で素子の製作上、不要となるＡｕ・Ｇｅ合金膜を除去した。次に、オーミック性電極を得るために電極となる合金膜を被着させたウエハを温度４２０℃で数分間、熱処理（アロイング）した。
【００２８】
更に、当該入・出力用の電極（１０５及び１０６）と電気的に連結させてパッド電極（１０７）を各電極に設けた。該パッド電極（１０７）は、上記の如くメサエッチングにより露出させたＧａＡｓ単結晶基板（１０１）の表層部に載置させた。これは電極のアロイング時に感磁層に直接歪が掛かるのを防止するためである。
【００２９】
製作したホール素子の積感度は５４０Ｖ／Ａ・Ｔであり、従来のＧａＡｓホール素子の約２から３倍の積感度が得られた。また、αは従来のヘテロ接合ホール素子より小さく０．０７％／℃であった。図３に点Ａとして示す。このαは従来のＧａＡｓのそれとほぼ同等であった。
【００３０】
【発明の効果】
ヘテロ接合ホール素子の感度を向上させ、特性の温度変化を低く抑制する効果がある。
【図面の簡単な説明】
【図１】本発明に係わるホール素子の平面模式図である。
【図２】図１の破線Ａ−Ａ′に沿った直線断面の模式図である。
【図３】ヘテロ接合のバンドギャップ差と温度係数の関係を示す図である。
【符号の説明】
（１０１）基板
（１０２）緩衝層
（１０３）Ａｌ_０．５２Ｉｎ_０．４８Ｐ層
（１０４）Ｇａ_０．８２Ｉｎ_０．１８Ａｓ感磁層
（１０５）入力電極
（１０６）出力電極
（１０７）パッド電極
（１０８）酸化膜
（１０９）ダイシングライン

Claims

半導体結晶基板上にヘテロ接合を具備してなり、該ヘテロ接合はＧａ組成比（ｘ）が０．４９以上０．５３以下のＧａ _ｘＩｎ _１−ｘＰと、Ｇａ組成比（ｙ）が０．１０以上０．４０以下であるＧａ _ｙＩｎ _１−ｙＡｓとからなり、かつ禁止帯幅の差が０．６４ｅＶ以上であることを特徴とするホール素子。
半導体結晶基板上にヘテロ接合を具備してなり、該ヘテロ接合はＡｌ組成比（ｚ）が０．５０以上０．５４以下のＡｌ _ｚＩｎ _１−ｚＰと、Ｇａ組成比（ｙ）が０．１０以上０．４０以下であるＧａ _ｙＩｎ _１−ｙＡｓとからなり、かつ禁止帯幅の差が０．６４ｅＶ以上であることを特徴とするホール素子。
ヘテロ接合が周期律表第ＩＶ族若しくは第ＶＩ族の元素をドープしたｎ型Ｇａ_ｘＩｎ_１−ｘＰとアンドープ若しくは第ＩＶ族若しくは第ＶＩ族の元素をドープしたＧａ_ｙＩｎ_１−ｙＡｓを含むことを特徴とする請求項１に記載のホール素子。
ヘテロ接合が珪素を添加したｎ型Ａｌ_ｚＩｎ_１−ｚＰとアンドープ若しくは硫黄若しくは珪素をドープしたｎ型Ｇａ_ｙＩｎ_１−ｙＡｓを含むことを特徴とする請求項２に記載のホール素子。
ホール出力電圧の温度係数の絶対値が０．１％／℃以下であるヘテロ接合を具備してなることを特徴とする請求項１〜４のいずれか１項に記載のホール素子。