JPH0613603A - 半導体デバイス - Google Patents
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
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- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66931—BJT-like unipolar transistors, e.g. hot electron transistors [HET], metal base transistors [MBT], resonant tunneling transistor [RTT], bulk barrier transistor [BBT], planar doped barrier transistor [PDBT], charge injection transistor [CHINT]
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- Y10S438/977—Thinning or removal of substrate
Abstract
(57)【要約】
【目的】 電子デバイス及び光・電子デバイスを有する
新規な形状寸法のＲＳＴ半導体デバイスを有する半導体
デバイスを提供する。 【構成】 本発明のＲＳＴ半導体デバイスは、これらの
半導体デバイスの少なくとも活性領域においてバルク状
半導体材料が除去され、チャネル長Ｌchとコレクタ幅Ｗ
との双方がリソグラフィ処理で定められるようにして処
理される。上記チャネル長Ｌchは高い導電度を持つエミ
ッタ接触層１３を貫通してエッチングされたトレンチ６
１によって定められる。このトレンチ６１は上記エピタ
キシャル多層構造コレクタ１６に直接的に対向して位置
される。本発明による半導体デバイスは比較的に小さな
寄生容量を持つことができ、従って潜在的に高速であ
る。
新規な形状寸法のＲＳＴ半導体デバイスを有する半導体
デバイスを提供する。 【構成】 本発明のＲＳＴ半導体デバイスは、これらの
半導体デバイスの少なくとも活性領域においてバルク状
半導体材料が除去され、チャネル長Ｌchとコレクタ幅Ｗ
との双方がリソグラフィ処理で定められるようにして処
理される。上記チャネル長Ｌchは高い導電度を持つエミ
ッタ接触層１３を貫通してエッチングされたトレンチ６
１によって定められる。このトレンチ６１は上記エピタ
キシャル多層構造コレクタ１６に直接的に対向して位置
される。本発明による半導体デバイスは比較的に小さな
寄生容量を持つことができ、従って潜在的に高速であ
る。
Description
【０００１】
【産業上の利用分野】本発明は、電子デバイス及び光・
電子デバイスを含む半導体デバイスを有する半導体デバ
イス、及びそのような半導体デバイスの製造方法に関す
る。
電子デバイスを含む半導体デバイスを有する半導体デバ
イス、及びそのような半導体デバイスの製造方法に関す
る。
【０００２】
【従来の技術】周知な実空間転送（Ｒｅａｌ Ｓｐａｃ
ｅ Ｔｒａｎｓｆｅｒ；ＲＳＴ）半導体デバイスには、
トランジスタ、種々のいわゆる電荷注入型トランジスタ
（ＣＨＩＮＴ）、または負性抵抗電界効果トランジスタ
（ＮＥＲＦＥＴ）と、ホット電子消去可能プログラマブ
ルＲＡＭ（ＨＥ2ＰＲＡＭ）とが包含する。
ｅ Ｔｒａｎｓｆｅｒ；ＲＳＴ）半導体デバイスには、
トランジスタ、種々のいわゆる電荷注入型トランジスタ
（ＣＨＩＮＴ）、または負性抵抗電界効果トランジスタ
（ＮＥＲＦＥＴ）と、ホット電子消去可能プログラマブ
ルＲＡＭ（ＨＥ2ＰＲＡＭ）とが包含する。
【０００３】概略的には、ＲＳＴ半導体デバイスは、一
般的に、第一導電領域から第二導電領域へのホット電子
の実空間転送に基づく三端子またはそれ以上の端子を持
つ半導体デバイスである。これら二つの導電領域は障壁
層によって分離され、且つ、別々に、上記第一導電領域
のしばしば「ソース」及び「ドレイン」と呼ばれる二個
（またはそれ以上）の面接触に接合されている。ソース
・ドレイン間バイアスＶsdを印加することによって、第
一導電領域中の電荷キャリヤが励起され、且つ上記第二
導電領域中への連続的な電荷注入が為される。従って第
一導電領域はホット・キャリヤ・エミッタとして作用
し、第二導電領域がホット・キャリヤ・コレクタとして
作用する。
般的に、第一導電領域から第二導電領域へのホット電子
の実空間転送に基づく三端子またはそれ以上の端子を持
つ半導体デバイスである。これら二つの導電領域は障壁
層によって分離され、且つ、別々に、上記第一導電領域
のしばしば「ソース」及び「ドレイン」と呼ばれる二個
（またはそれ以上）の面接触に接合されている。ソース
・ドレイン間バイアスＶsdを印加することによって、第
一導電領域中の電荷キャリヤが励起され、且つ上記第二
導電領域中への連続的な電荷注入が為される。従って第
一導電領域はホット・キャリヤ・エミッタとして作用
し、第二導電領域がホット・キャリヤ・コレクタとして
作用する。
【０００４】ＲＳＴ半導体デバイスを満足する重要な要
件に、エミッタ層とコレクタ層との間の電気的絶縁が有
る。従来技術におけるＲＳＴ半導体デバイスでは、ＦＥ
Ｔ技術で周知の合金化ソース接触及び合金化ドレイン接
触を使用していた。しかし、合金化ソース接触及び合金
化ドレイン接触は、ＲＳＴ半導体デバイスで使用される
とき、それら自体が不時に障壁層を横断する短絡回路を
生じる傾向がある。従って、合金化ソース接触及び合金
化ドレイン接触を持つＲＳＴ半導体デバイスは、いくら
良くても製造が困難であると思われる。
件に、エミッタ層とコレクタ層との間の電気的絶縁が有
る。従来技術におけるＲＳＴ半導体デバイスでは、ＦＥ
Ｔ技術で周知の合金化ソース接触及び合金化ドレイン接
触を使用していた。しかし、合金化ソース接触及び合金
化ドレイン接触は、ＲＳＴ半導体デバイスで使用される
とき、それら自体が不時に障壁層を横断する短絡回路を
生じる傾向がある。従って、合金化ソース接触及び合金
化ドレイン接触を持つＲＳＴ半導体デバイスは、いくら
良くても製造が困難であると思われる。
【０００５】上記短絡回路の問題は、「応用物理学レタ
ーズ（Ａｐｐｌｉｅｄ Ｐｈｙｓｉｃｓ Ｌｅｔｔｅｒ
ｓ）」誌、巻第５６（２５）の２５６３頁にＰ．Ｍ．メ
ンツ（Ｍｅｎｚ）によって紹介されているエピタキシャ
ル接触によって解決されている。この技術では、それら
エピタキシャル接触が、エミッタ層の上にエピタキシャ
ル成長され、極めて多量のドーピングが為された層（上
記エミッタ接触層）に作成されている。それらエピタキ
シャル接触は、上記エミッタ接触層上にパターン形成さ
れた接触金属を比較的に大きな接触金属パッドが形成さ
れるように適切に堆積することによって作成される。合
金が生じさせないことが必要であり、且つ、そのチャネ
ル長が、別のステップでエミッタ接触層を貫通して幅Ｌ
chの「トレンチ」をエッチングすることによって定めら
れる。
ーズ（Ａｐｐｌｉｅｄ Ｐｈｙｓｉｃｓ Ｌｅｔｔｅｒ
ｓ）」誌、巻第５６（２５）の２５６３頁にＰ．Ｍ．メ
ンツ（Ｍｅｎｚ）によって紹介されているエピタキシャ
ル接触によって解決されている。この技術では、それら
エピタキシャル接触が、エミッタ層の上にエピタキシャ
ル成長され、極めて多量のドーピングが為された層（上
記エミッタ接触層）に作成されている。それらエピタキ
シャル接触は、上記エミッタ接触層上にパターン形成さ
れた接触金属を比較的に大きな接触金属パッドが形成さ
れるように適切に堆積することによって作成される。合
金が生じさせないことが必要であり、且つ、そのチャネ
ル長が、別のステップでエミッタ接触層を貫通して幅Ｌ
chの「トレンチ」をエッチングすることによって定めら
れる。
【０００６】ＲＳＴ半導体デバイスは潜在的に高速であ
り、それらの本源的な特性は障壁層を横断するホット・
キャリヤの飛翔時間によってのみ実質的に制限されると
信じられていた。しかし、実際のＲＳＴ半導体デバイス
は、上記潜在的な特性からは遥かに遠い低落した特性を
持っている。この特性の低落の主な理由は、従来のＲＳ
Ｔ半導体デバイス中に比較的に大きな寄生容量が存在す
ることに関連する。
り、それらの本源的な特性は障壁層を横断するホット・
キャリヤの飛翔時間によってのみ実質的に制限されると
信じられていた。しかし、実際のＲＳＴ半導体デバイス
は、上記潜在的な特性からは遥かに遠い低落した特性を
持っている。この特性の低落の主な理由は、従来のＲＳ
Ｔ半導体デバイス中に比較的に大きな寄生容量が存在す
ることに関連する。
【０００７】
【発明が解決しようとする課題】従って、潜在的に高速
であることを含むＲＳＴ半導体デバイスの多くの有益な
特徴に鑑みて、従来技術のデバイス形状寸法と関連する
欠点のうちの幾つかから免れているか或いは少なくとも
それらへの依存度が少ないＲＳＴ半導体デバイスが得ら
れる有効なデバイス形状寸法を有することが極めて望ま
れる。本願はそのようなＲＳＴ半導体デバイス、及びそ
のようなＲＳＴ半導体デバイスの製造方法を開示する。
であることを含むＲＳＴ半導体デバイスの多くの有益な
特徴に鑑みて、従来技術のデバイス形状寸法と関連する
欠点のうちの幾つかから免れているか或いは少なくとも
それらへの依存度が少ないＲＳＴ半導体デバイスが得ら
れる有効なデバイス形状寸法を有することが極めて望ま
れる。本願はそのようなＲＳＴ半導体デバイス、及びそ
のようなＲＳＴ半導体デバイスの製造方法を開示する。
【０００８】用語とその定義
【０００９】本明細書において「バルク状半導体材料」
なる用語は、半導体デバイス製造中に実質的に変化しな
い無垢の半導体ウェーハの材料を意味する。
なる用語は、半導体デバイス製造中に実質的に変化しな
い無垢の半導体ウェーハの材料を意味する。
【００１０】本明細書において、「エピタキシャル半導
体材料」なる用語は、ＣＶＤ、ＭＢＥ、ＶＰＥ、ＬＰＥ
及びそれらの組み合わせになるエピタキシャル成長技術
によって、バルク状半導体材料上に堆積された半導体材
料を意味する。
体材料」なる用語は、ＣＶＤ、ＭＢＥ、ＶＰＥ、ＬＰＥ
及びそれらの組み合わせになるエピタキシャル成長技術
によって、バルク状半導体材料上に堆積された半導体材
料を意味する。
【００１１】本発明によるＲＳＴ半導体デバイスの「活
性領域」は、少なくとも一つのエミッタ接触から他のエ
ミッタ接触へ（即ち、少なくとも距離Ｌc）横方向へ伸
展し、且つ、実質的にコレクタ層の長さだけ縦方向に伸
展する領域である。
性領域」は、少なくとも一つのエミッタ接触から他のエ
ミッタ接触へ（即ち、少なくとも距離Ｌc）横方向へ伸
展し、且つ、実質的にコレクタ層の長さだけ縦方向に伸
展する領域である。
【００１２】
【課題を解決するための手段】本発明は各請求項によっ
て定義される。本発明の重要な態様は、ＲＳＴ半導体デ
バイス中での極めて高い速度を達成するのに必要な条件
を、有効横方向チャネル幅が小さな値（５μｍ以下）で
あると同時にコレクタが小さな横幅Ｗ（５０μｍ以下）
を持ちこのコレクタが本ＲＳＴ半導体デバイスの前記障
壁層を有するエピタキシャル半導体領域の対向する両側
で前記チャネルと直接的に対向することによって実現さ
れる。上記有効横方向チャネル幅は、高い導電度を持つ
エピタキシャル半導体層、即ち、上記エミッタ接触層を
貫通する「トレンチ」の幅（Ｌch）によって定まる。
て定義される。本発明の重要な態様は、ＲＳＴ半導体デ
バイス中での極めて高い速度を達成するのに必要な条件
を、有効横方向チャネル幅が小さな値（５μｍ以下）で
あると同時にコレクタが小さな横幅Ｗ（５０μｍ以下）
を持ちこのコレクタが本ＲＳＴ半導体デバイスの前記障
壁層を有するエピタキシャル半導体領域の対向する両側
で前記チャネルと直接的に対向することによって実現さ
れる。上記有効横方向チャネル幅は、高い導電度を持つ
エピタキシャル半導体層、即ち、上記エミッタ接触層を
貫通する「トレンチ」の幅（Ｌch）によって定まる。
【００１３】実際において、必要とされる小さな横方向
の陥没形状は単にリソグラフィ及びエッチングによって
達成されるだけであるので、本発明によるＲＳＴ半導体
デバイスの特徴はこの半導体デバイスの上部側と底部側
との双方に小さな陥没形状をリソグラフィ処理で形成す
る点にある。さらに、本発明によるＲＳＴ半導体デバイ
スの特徴はこの半導体デバイスの活性領域中に実質的に
「バルク状半導体材料」が存在しない点にある。即ち、
このＲＳＴ半導体デバイスの活性領域中の半導体材料の
実質的に全部がエピタキシャル半導体材料である。発明
者等が知るところでは、従来技術による半導体デバイス
にはこれらの特徴を示すものは無い。
の陥没形状は単にリソグラフィ及びエッチングによって
達成されるだけであるので、本発明によるＲＳＴ半導体
デバイスの特徴はこの半導体デバイスの上部側と底部側
との双方に小さな陥没形状をリソグラフィ処理で形成す
る点にある。さらに、本発明によるＲＳＴ半導体デバイ
スの特徴はこの半導体デバイスの活性領域中に実質的に
「バルク状半導体材料」が存在しない点にある。即ち、
このＲＳＴ半導体デバイスの活性領域中の半導体材料の
実質的に全部がエピタキシャル半導体材料である。発明
者等が知るところでは、従来技術による半導体デバイス
にはこれらの特徴を示すものは無い。
【００１４】より具体的には、本発明の一つの態様は、
順に、第一エピタキシャル半導体領域、１０μｍ以下の
厚み（往々、５μｍかさらには１μｍの厚み）を持ち上
記第一エピタキシャル半導体領域と接する本質的にドー
ピングされていない第二のエピタキシャル半導体領域
と、この第二のエピタキシャル半導体領域と接する第三
のエピタキシャル半導体領域とを有するＲＳＴ半導体デ
バイスを有する半導体デバイスである。第一エピタキシ
ャル半導体領域と第三エピタキシャル半導体領域とは共
にドーピングされた半導体材料を有していて、第一エピ
タキシャル半導体領域は前記第二エピタキシャル半導体
領域と接する比較的に低い面積キャリヤ濃度（代表的に
は、１０13／ｃｍ2以下）を持つ「エミッタ層」と呼ば
れる層を有する。このＲＳＴ半導体デバイスは、さらに
前記第三エピタキシャル半導体領域と電気接触を作成す
る手段及び少なくとも二個の互いに離間し第一エピタキ
シャル半導体領域と電気接触を作成する手段を有する。
上記第二エピタキシャル半導体領域中の半導体層はしば
しば「障壁」層と呼ばれる。種々のエピタキシャル半導
体領域の組織は、中でも、ＲＳＴ半導体デバイスの公知
なバンドギャップ要件を満足するように選ばれる。
順に、第一エピタキシャル半導体領域、１０μｍ以下の
厚み（往々、５μｍかさらには１μｍの厚み）を持ち上
記第一エピタキシャル半導体領域と接する本質的にドー
ピングされていない第二のエピタキシャル半導体領域
と、この第二のエピタキシャル半導体領域と接する第三
のエピタキシャル半導体領域とを有するＲＳＴ半導体デ
バイスを有する半導体デバイスである。第一エピタキシ
ャル半導体領域と第三エピタキシャル半導体領域とは共
にドーピングされた半導体材料を有していて、第一エピ
タキシャル半導体領域は前記第二エピタキシャル半導体
領域と接する比較的に低い面積キャリヤ濃度（代表的に
は、１０13／ｃｍ2以下）を持つ「エミッタ層」と呼ば
れる層を有する。このＲＳＴ半導体デバイスは、さらに
前記第三エピタキシャル半導体領域と電気接触を作成す
る手段及び少なくとも二個の互いに離間し第一エピタキ
シャル半導体領域と電気接触を作成する手段を有する。
上記第二エピタキシャル半導体領域中の半導体層はしば
しば「障壁」層と呼ばれる。種々のエピタキシャル半導
体領域の組織は、中でも、ＲＳＴ半導体デバイスの公知
なバンドギャップ要件を満足するように選ばれる。
【００１５】第一エピタキシャル半導体領域には、さら
に、比較的に高い（代表的には、１０13／ｃｍ2を超え
る）面積キャリヤ濃度を有し上記エミッタ層と接するエ
ピタキシャル半導体材料のパターン形成されたドーピン
グ層が包含される。この「エミッタ接触層」は縦方向に
伸展し横方向に幅Ｌch（Ｌch ≦ ５μｍ、 ＜ １μｍ）
を持つ陥没形状が電気的に上記エミッタ接触層の二部分
を実質的に互いに分離するようにパターン形成される。
このことは、如何なる外部接続も無いとき、上記二部分
が上記（低導電度の）エミッタ層のみを貫通して電気的
に接続されることを意味する。上記エミッタ層の二部分
は各々は、上記第一エピタキシャル半導体領域と電気接
触を作成するための前記二つの互いに離間した手段のう
ちの一つと関連している。上記縦方向に伸展している陥
没形状は、「トレンチ」と呼ばれる。
に、比較的に高い（代表的には、１０13／ｃｍ2を超え
る）面積キャリヤ濃度を有し上記エミッタ層と接するエ
ピタキシャル半導体材料のパターン形成されたドーピン
グ層が包含される。この「エミッタ接触層」は縦方向に
伸展し横方向に幅Ｌch（Ｌch ≦ ５μｍ、 ＜ １μｍ）
を持つ陥没形状が電気的に上記エミッタ接触層の二部分
を実質的に互いに分離するようにパターン形成される。
このことは、如何なる外部接続も無いとき、上記二部分
が上記（低導電度の）エミッタ層のみを貫通して電気的
に接続されることを意味する。上記エミッタ層の二部分
は各々は、上記第一エピタキシャル半導体領域と電気接
触を作成するための前記二つの互いに離間した手段のう
ちの一つと関連している。上記縦方向に伸展している陥
没形状は、「トレンチ」と呼ばれる。
【００１６】さらにまた、上記第三エピタキシャル半導
体領域には、往々、コレクタ層と呼ばれる一層のドーピ
ングされたエピタキシャル半導体材料が包含される。本
発明によるＲＳＴ半導体デバイス中のこのコレクタ層の
横幅は、代表的にはせいぜい５０μｍで、往々１０μｍ
未満であり、さらには３μｍの場合さえ有り、上記トレ
ンチが上記コレクタ層と直接的に対向するように位置し
ている。上記エミッタ接触層と電気接触を作成する上記
につの離間した手段間の横方向距離Ｌcは一般的にはＷ
より大きい値である。
体領域には、往々、コレクタ層と呼ばれる一層のドーピ
ングされたエピタキシャル半導体材料が包含される。本
発明によるＲＳＴ半導体デバイス中のこのコレクタ層の
横幅は、代表的にはせいぜい５０μｍで、往々１０μｍ
未満であり、さらには３μｍの場合さえ有り、上記トレ
ンチが上記コレクタ層と直接的に対向するように位置し
ている。上記エミッタ接触層と電気接触を作成する上記
につの離間した手段間の横方向距離Ｌcは一般的にはＷ
より大きい値である。
【００１７】本発明の別の態様は、ＲＳＴ半導体デバイ
スを有する半導体デバイスの製造方法にである。この製
造方法は、バルク状半導体基盤とこのバルク状半導体基
盤上における複数のエピタキシャル半導体層とを有する
半導体本体を供するステップを有する。上記複数のエピ
タキシャル半導体層には、順に、第一エピタキシャル半
導体領域、上記障壁層を有し本質的にドーピングされて
いない第二のエピタキシャル半導体領域、及びその障壁
層と接する第三のエピタキシャル半導体領域が包含され
る。上記第一エピタキシャル半導体領域には、比較的に
高い（１０13／ｃｍ2を以上）面積キャリヤ濃度を持つ
層と比較的に低い（１０13／ｃｍ2以下）面積キャリヤ
濃度を持つ層とが包含される。前者は上記エミッタ接触
層であり、後者は上記エミッタ層である。このエミッタ
層は上記エミッタ接触層と障壁層とに接している。
スを有する半導体デバイスの製造方法にである。この製
造方法は、バルク状半導体基盤とこのバルク状半導体基
盤上における複数のエピタキシャル半導体層とを有する
半導体本体を供するステップを有する。上記複数のエピ
タキシャル半導体層には、順に、第一エピタキシャル半
導体領域、上記障壁層を有し本質的にドーピングされて
いない第二のエピタキシャル半導体領域、及びその障壁
層と接する第三のエピタキシャル半導体領域が包含され
る。上記第一エピタキシャル半導体領域には、比較的に
高い（１０13／ｃｍ2を以上）面積キャリヤ濃度を持つ
層と比較的に低い（１０13／ｃｍ2以下）面積キャリヤ
濃度を持つ層とが包含される。前者は上記エミッタ接触
層であり、後者は上記エミッタ層である。このエミッタ
層は上記エミッタ接触層と障壁層とに接している。
【００１８】この製造方法には、さらに、上記第三エピ
タキシャル半導体領域に電気接触を作成するための接触
金属パッドを有する手段を供するステップ、及び上記エ
ミッタ接触層に電気接触を作成するための接触金属パッ
ドを有する少なくとも二つの離間した手段を供するステ
ップとが包含される。
タキシャル半導体領域に電気接触を作成するための接触
金属パッドを有する手段を供するステップ、及び上記エ
ミッタ接触層に電気接触を作成するための接触金属パッ
ドを有する少なくとも二つの離間した手段を供するステ
ップとが包含される。
【００１９】特に、この製造方法には、さらに代表的に
は横幅Ｗが５０μｍ以下（Ｗ ≦ ５０μｍ）の細長いメ
サ型構造が形成され、このメサ型構造が上記第三のエピ
タキシャル半導体領域を有するように、半導体本体をパ
ターン形成するステップが包含される。この製造方法に
は、さらに、この半導体デバイスの少なくとも活性領域
から実質的に全てのバルク状半導体材料を除去するステ
ップ、及び、この半導体デバイスの活性領域中にトレン
チと呼ばれる代表的には幅Ｌchが５μｍ以下（Ｌch ≦
５μｍ）の細長い陥没形状を形成するステップが包含さ
れる。このトレンチは、上記エミッタ接触層を貫通して
上記エミッタ層へ伸展し、その結果上記エミッタ接触層
の二部分が実質的に低導電度の上記エミッタ層のみを貫
通して電気的に接続され、且つ、このトレンチが上記メ
サ型構造と直接的に対向するように為される。
は横幅Ｗが５０μｍ以下（Ｗ ≦ ５０μｍ）の細長いメ
サ型構造が形成され、このメサ型構造が上記第三のエピ
タキシャル半導体領域を有するように、半導体本体をパ
ターン形成するステップが包含される。この製造方法に
は、さらに、この半導体デバイスの少なくとも活性領域
から実質的に全てのバルク状半導体材料を除去するステ
ップ、及び、この半導体デバイスの活性領域中にトレン
チと呼ばれる代表的には幅Ｌchが５μｍ以下（Ｌch ≦
５μｍ）の細長い陥没形状を形成するステップが包含さ
れる。このトレンチは、上記エミッタ接触層を貫通して
上記エミッタ層へ伸展し、その結果上記エミッタ接触層
の二部分が実質的に低導電度の上記エミッタ層のみを貫
通して電気的に接続され、且つ、このトレンチが上記メ
サ型構造と直接的に対向するように為される。
【００２０】現在好適な実施例では、この製造方法に
は、さらに、第一の主面を持ちこの第一主面上にパター
ン形成された導電性材料を有するデバイス担持手段を供
するステップ、及び、部分的に処理されたＲＳＴ半導体
デバイスを三個の接触金属パッドのうちの少なくとも一
個が上記パターン形成された導電性材料と電気接触を作
成するように上記デバイス担持手段に貼り付けるステッ
プが包含される。この部分的に処理されたＲＳＴ半導体
デバイスを上記デバイス担持手段へ貼り付けるための最
も好適な手段には、一方向導電性相互接続媒体例えば金
属分子含有エポキシ樹脂が包含される。代表的には、こ
の部分的に処理されたＲＳＴ半導体デバイスが上記バル
ク状半導体材料を除去する前に上記デバイス担持手段に
貼り付けられて、上記デバイス担持手段によって上記バ
ルク状半導体材料が除去された後で残っている上記エピ
タキシャル半導体材料に機械的支持が与えられる。
は、さらに、第一の主面を持ちこの第一主面上にパター
ン形成された導電性材料を有するデバイス担持手段を供
するステップ、及び、部分的に処理されたＲＳＴ半導体
デバイスを三個の接触金属パッドのうちの少なくとも一
個が上記パターン形成された導電性材料と電気接触を作
成するように上記デバイス担持手段に貼り付けるステッ
プが包含される。この部分的に処理されたＲＳＴ半導体
デバイスを上記デバイス担持手段へ貼り付けるための最
も好適な手段には、一方向導電性相互接続媒体例えば金
属分子含有エポキシ樹脂が包含される。代表的には、こ
の部分的に処理されたＲＳＴ半導体デバイスが上記バル
ク状半導体材料を除去する前に上記デバイス担持手段に
貼り付けられて、上記デバイス担持手段によって上記バ
ルク状半導体材料が除去された後で残っている上記エピ
タキシャル半導体材料に機械的支持が与えられる。
【００２１】
【実施例】図８は本発明によるＲＳＴ半導体デバイスの
一例の形状寸法を図式的に示す図である。図中、数字１
３はエミッタ接触層の二部分を指し、数字２０は代表的
にはエミッタ層、障壁層及びコレクタ層（なお、これら
は非分離状態で図示されている）を有するメサ型構造を
指し、数字６１は二部分のエピタキシャル・エミッタ接
触層１３をそれらが実質的にメサ型構造２０のみを貫通
して電気的に接続されるように分離するトレンチを指し
ている。数字８１、８２及び８３は、それぞれ、コレク
タ接続及び二つのエミッタ接続を指している。
一例の形状寸法を図式的に示す図である。図中、数字１
３はエミッタ接触層の二部分を指し、数字２０は代表的
にはエミッタ層、障壁層及びコレクタ層（なお、これら
は非分離状態で図示されている）を有するメサ型構造を
指し、数字６１は二部分のエピタキシャル・エミッタ接
触層１３をそれらが実質的にメサ型構造２０のみを貫通
して電気的に接続されるように分離するトレンチを指し
ている。数字８１、８２及び８３は、それぞれ、コレク
タ接続及び二つのエミッタ接続を指している。
【００２２】図８に示すＲＳＴ半導体デバイスの各半導
体部分は、実質的にエピタキシャル半導体材料のみを有
する。図示のようなＲＳＴ半導体デバイスは、非常に壊
れ易く且ついくら良くても従来の技術で製造するのに困
難であることが、当業者に認識されている。従って、新
規なデバイス形状寸法としてそこから抽出することがで
きる利益を得るためには、ＲＳＴ半導体デバイスを作成
する新規な方法が必要である。
体部分は、実質的にエピタキシャル半導体材料のみを有
する。図示のようなＲＳＴ半導体デバイスは、非常に壊
れ易く且ついくら良くても従来の技術で製造するのに困
難であることが、当業者に認識されている。従って、新
規なデバイス形状寸法としてそこから抽出することがで
きる利益を得るためには、ＲＳＴ半導体デバイスを作成
する新規な方法が必要である。
【００２３】従来そうであるように、ＩｎＧａＡｓやＩ
ｎＡｌＡｓのような化学式は所定の物質の正確な化学量
式を明示するようには意図されていない。例えば、Ｉｎ
Ｐに格子整合されたＩｎＧａＡｓは、ｘ ＝ ０．５３と
して、ＩｎxＧａ1-xＡｓなる化学量式を持っている。こ
れらの化学量式は引張層ヘテロ構造で得られる化学量式
と同様に種々の実行可能な基盤に対する格子整合で得ら
れることが当業者に知られている。
ｎＡｌＡｓのような化学式は所定の物質の正確な化学量
式を明示するようには意図されていない。例えば、Ｉｎ
Ｐに格子整合されたＩｎＧａＡｓは、ｘ ＝ ０．５３と
して、ＩｎxＧａ1-xＡｓなる化学量式を持っている。こ
れらの化学量式は引張層ヘテロ構造で得られる化学量式
と同様に種々の実行可能な基盤に対する格子整合で得ら
れることが当業者に知られている。
【００２４】本発明の重要な態様はＲＳＴ半導体デバイ
スの製造方法である。ここでは、この製造方法をＩｎＰ
基盤上に成長させたＩｎＧａＡｓ／ＩｎＰのヘテロ構造
に関して説明する。これは具体性を持たせるためのみを
意図するものであって、当業者にはＩｎＰに格子整合さ
れた他のヘテロ構造（引張層構造だけでなく、例えば、
ＧａＡｓに格子整合されたＧａＡｓ／ＡｌＧａＡｓ或い
はその他の格子整合構造）が同様に使用可能であること
が認識されるであろう。一般に、新規なＲＳＴ半導体デ
バイスを、何らかの半導体組立ての組織でその半導体組
立ての他の組織（代表的にはその基盤材料の組織）のエ
ッチング速度よりエッチング剤中で実質的に低い適当な
エッチング速度（最大１０％）を持つ組織が存在すると
いう条件で、公知なバンドギャップ関係を達成すること
を可能にする何らかの半導体組立て中で具現することが
可能である。もしこの条件が満足されると、以下でより
詳細に説明するように、代表的にはこのＲＳＴ半導体デ
バイスの少なくとも活性領域から上記基盤材料を除去す
ることが可能になる。
スの製造方法である。ここでは、この製造方法をＩｎＰ
基盤上に成長させたＩｎＧａＡｓ／ＩｎＰのヘテロ構造
に関して説明する。これは具体性を持たせるためのみを
意図するものであって、当業者にはＩｎＰに格子整合さ
れた他のヘテロ構造（引張層構造だけでなく、例えば、
ＧａＡｓに格子整合されたＧａＡｓ／ＡｌＧａＡｓ或い
はその他の格子整合構造）が同様に使用可能であること
が認識されるであろう。一般に、新規なＲＳＴ半導体デ
バイスを、何らかの半導体組立ての組織でその半導体組
立ての他の組織（代表的にはその基盤材料の組織）のエ
ッチング速度よりエッチング剤中で実質的に低い適当な
エッチング速度（最大１０％）を持つ組織が存在すると
いう条件で、公知なバンドギャップ関係を達成すること
を可能にする何らかの半導体組立て中で具現することが
可能である。もしこの条件が満足されると、以下でより
詳細に説明するように、代表的にはこのＲＳＴ半導体デ
バイスの少なくとも活性領域から上記基盤材料を除去す
ることが可能になる。
【００２５】図１は本発明を実行する際に使用すること
ができるヘテロ・エピタキシャル半導体層構造１０の一
例を図式的に示す図である。数字１１は通例の単結晶バ
ルク状半導体基盤、例えば半絶縁性ＩｎＰウェーハを指
している。バルク状半導体基盤本体１１の二つの主面の
うちの一方の面上に、通例の方法でエピタキシャル半導
体層１２乃至１６が成長される。一例として、１２はエ
ッチング阻止層を構成する１００ｎｍの厚みのｎ+型Ｉ
ｎＧａＡｓエピタキシャル・エミッタ接触層であり、１
３は２００ｎｍの厚みのｎ++型ＩｎＰエピタキシャル・
エミッタ接触層であり、１４は４０ｎｍの厚みのｎ型Ｉ
ｎＧａＡｓエミッタ（チャネル）層であり、１５は１０
０ｎｍの厚みのドーピングされていないＩｎＰエピタキ
シャル障壁層であり、１６は、例えば、１００ｎｍの厚
みのｎ+型ＩｎＧａＡｓ層と、それに続く２０ｎｍの厚
みのｎ++型ＩｎＧａＡｓ被覆層とから成る多層構造コレ
クタである。上記の例の構造は通例のものであり、この
ような構造は、幾つかの場合、さらに多くの層、例えば
二つのエッチング阻止層を包含することができる。さら
にそのうえ、上記エピタキシャル多層構造コレクタ１６
は化学的に同質的にすることができるが、そうでなくと
もよい。例えば、もし所望のＲＳＴ半導体デバイスが発
光デバイスであれば、そのときはエピタキシャル多層構
造コレクタ１６は代表的には化学的に同質的にせず、上
記ｎ型ＩｎＧａＡｓエピタキシャル・エミッタ（チャネ
ル）層１４中のドーパントとは逆極性のドーパントが包
含される。これについては、例えば「応用物理学レター
ズ（Ａｐｐｌｉｅｄ Ｐｈｙｓｉｃｓ Ｌｅｔｔｅｒ
ｓ）」誌、巻第５８（１６）の１７２７頁に掲載されて
いるＳ．ラリー（Ｌｕｒｙｉ）の論文を参照することが
できる。
ができるヘテロ・エピタキシャル半導体層構造１０の一
例を図式的に示す図である。数字１１は通例の単結晶バ
ルク状半導体基盤、例えば半絶縁性ＩｎＰウェーハを指
している。バルク状半導体基盤本体１１の二つの主面の
うちの一方の面上に、通例の方法でエピタキシャル半導
体層１２乃至１６が成長される。一例として、１２はエ
ッチング阻止層を構成する１００ｎｍの厚みのｎ+型Ｉ
ｎＧａＡｓエピタキシャル・エミッタ接触層であり、１
３は２００ｎｍの厚みのｎ++型ＩｎＰエピタキシャル・
エミッタ接触層であり、１４は４０ｎｍの厚みのｎ型Ｉ
ｎＧａＡｓエミッタ（チャネル）層であり、１５は１０
０ｎｍの厚みのドーピングされていないＩｎＰエピタキ
シャル障壁層であり、１６は、例えば、１００ｎｍの厚
みのｎ+型ＩｎＧａＡｓ層と、それに続く２０ｎｍの厚
みのｎ++型ＩｎＧａＡｓ被覆層とから成る多層構造コレ
クタである。上記の例の構造は通例のものであり、この
ような構造は、幾つかの場合、さらに多くの層、例えば
二つのエッチング阻止層を包含することができる。さら
にそのうえ、上記エピタキシャル多層構造コレクタ１６
は化学的に同質的にすることができるが、そうでなくと
もよい。例えば、もし所望のＲＳＴ半導体デバイスが発
光デバイスであれば、そのときはエピタキシャル多層構
造コレクタ１６は代表的には化学的に同質的にせず、上
記ｎ型ＩｎＧａＡｓエピタキシャル・エミッタ（チャネ
ル）層１４中のドーパントとは逆極性のドーパントが包
含される。これについては、例えば「応用物理学レター
ズ（Ａｐｐｌｉｅｄ Ｐｈｙｓｉｃｓ Ｌｅｔｔｅｒ
ｓ）」誌、巻第５８（１６）の１７２７頁に掲載されて
いるＳ．ラリー（Ｌｕｒｙｉ）の論文を参照することが
できる。
【００２６】さらに別の実施例では、１２はエッチング
阻止層を構成する１００ｎｍの厚みのｎ++型ＩｎＧａＡ
ｓエピタキシャル・エミッタ接触層であり、１３は第二
エッチング阻止層を構成する２．５ｎｍの厚みを持つｎ
+型ＩｎＰもしくはＩｎＡｌＡｓのエピタキシャル・エ
ミッタ接触層である。
阻止層を構成する１００ｎｍの厚みのｎ++型ＩｎＧａＡ
ｓエピタキシャル・エミッタ接触層であり、１３は第二
エッチング阻止層を構成する２．５ｎｍの厚みを持つｎ
+型ＩｎＰもしくはＩｎＡｌＡｓのエピタキシャル・エ
ミッタ接触層である。
【００２７】本実施例のヘテロ・エピタキシャル半導体
層構造１０は、図２に模式的に示されるように、幅Ｗの
メサ型構造２０を形成するために通例の方法によって処
理される。この図２に示されるように、その幅は横方向
に測定されている。当業者には、このメサ型構造２０の
縦方向（即ち、上記横方向と直角でその基盤の主面と平
行な方向）の長さは、往々その幅より大きいが、これは
必須ではない。これは通例のことである。図２にはま
た、そのデバイス形状寸法と関連する第三の方向、即ち
厚みが測定される方向が図示されている。三つ以上のエ
ミッタ接触（これらは必ずしも直線的に配列される必要
はない）を持つＲＳＴ半導体デバイスでは、トレンチが
必ずしも直線状の陥没形状である必要はない。
層構造１０は、図２に模式的に示されるように、幅Ｗの
メサ型構造２０を形成するために通例の方法によって処
理される。この図２に示されるように、その幅は横方向
に測定されている。当業者には、このメサ型構造２０の
縦方向（即ち、上記横方向と直角でその基盤の主面と平
行な方向）の長さは、往々その幅より大きいが、これは
必須ではない。これは通例のことである。図２にはま
た、そのデバイス形状寸法と関連する第三の方向、即ち
厚みが測定される方向が図示されている。三つ以上のエ
ミッタ接触（これらは必ずしも直線的に配列される必要
はない）を持つＲＳＴ半導体デバイスでは、トレンチが
必ずしも直線状の陥没形状である必要はない。
【００２８】本実施例では、エミッタ接触及びコレクタ
接触（代表的にはオーミック接触）がメサ型構造２０の
形成に続いて通例の方法で付加される。この結果得られ
た構造が図３に模式的に示されており、この図中、数字
３１及び３２が（距離Lch離れている）上記エミッタ接
触を指し、数字３３が上記コレクタ接触を指している。
接触（代表的にはオーミック接触）がメサ型構造２０の
形成に続いて通例の方法で付加される。この結果得られ
た構造が図３に模式的に示されており、この図中、数字
３１及び３２が（距離Lch離れている）上記エミッタ接
触を指し、数字３３が上記コレクタ接触を指している。
【００２９】続いて、適当な誘電体層（例えばＳｉ
3Ｎ4）がパターン形成された上記ヘテロ構造上に堆積さ
れ、バイアが形成され、最終金属パターン（例えば銅ま
たはアルミニューム）が堆積され、これら全てが通例の
方法で為される。この結果得られた構造が図４に模式的
に示されており、この図中、数字４１が上記誘電体層を
指し、数字４２及び４３がエミッタ接触パッドを指し、
数字４４がコレクタ接触パッドを指している。
3Ｎ4）がパターン形成された上記ヘテロ構造上に堆積さ
れ、バイアが形成され、最終金属パターン（例えば銅ま
たはアルミニューム）が堆積され、これら全てが通例の
方法で為される。この結果得られた構造が図４に模式的
に示されており、この図中、数字４１が上記誘電体層を
指し、数字４２及び４３がエミッタ接触パッドを指し、
数字４４がコレクタ接触パッドを指している。
【００３０】当業者には、図４の多層半導体構造は、高
い導電性を持つｎ++型ＩｎＰエピタキシャル・エミッタ
接触層１３がｎ型ＩｎＧａＡｓエピタキシャル・エミッ
タ（チャネル）層１４を短絡して顕著なキャリヤ励起を
防止しているために、未だＲＳＴ半導体デバイスとして
機能することができないことが認識されるであろう。下
方から（即ち基盤側から）エピタキシャル・エミッタ接
触層１３を貫通してトレンチを切り取り、それによって
その結果得られるＲＳＴ半導体デバイスの有効チャネル
長Ｌchを定めることが、上述した処理に続く処理工程の
目的である。
い導電性を持つｎ++型ＩｎＰエピタキシャル・エミッタ
接触層１３がｎ型ＩｎＧａＡｓエピタキシャル・エミッ
タ（チャネル）層１４を短絡して顕著なキャリヤ励起を
防止しているために、未だＲＳＴ半導体デバイスとして
機能することができないことが認識されるであろう。下
方から（即ち基盤側から）エピタキシャル・エミッタ接
触層１３を貫通してトレンチを切り取り、それによって
その結果得られるＲＳＴ半導体デバイスの有効チャネル
長Ｌchを定めることが、上述した処理に続く処理工程の
目的である。
【００３１】（ウェーハの一部か、或いは周知な方法で
ウェーハを適当に分割した後の個々のデバイス構造かの
何れかのような）上記多層半導体構造が適当なデバイス
支持体上にメサ側を下にして装着される。このデバイス
支持体は、多層セラミックス、Ｓｉ或いは重合体を含む
何らかの適切な材料を有することができるが、ヘテロ・
エピタキシャル構造の熱膨張係数に近い熱膨張係数を持
つ材料を有することが好ましい。このデバイス支持体は
代表的にはウェーハの形状であり、二つの平行な主面を
持つ。これらの主面のうちの一面には、上記多層半導体
構造の表面の各接触パッドに関して鏡面対称に配列され
た接触パッドが具備される。これらの接触パッドが、適
当な（好ましくは埋め込まれた）導通線によって、それ
ら接触パッドの電気的接続を容易にする適当に（代表的
には上記デバイス支持体の周囲に）配置された各接触へ
接続される。ここで意図されているデバイス支持体は公
知（例えば、米国特許第４，６７５，７１７号を参照）
であり、「同一ウェーハ上への多数のＬＳＩチップの集
積化」相互接続技術で使用されている。
ウェーハを適当に分割した後の個々のデバイス構造かの
何れかのような）上記多層半導体構造が適当なデバイス
支持体上にメサ側を下にして装着される。このデバイス
支持体は、多層セラミックス、Ｓｉ或いは重合体を含む
何らかの適切な材料を有することができるが、ヘテロ・
エピタキシャル構造の熱膨張係数に近い熱膨張係数を持
つ材料を有することが好ましい。このデバイス支持体は
代表的にはウェーハの形状であり、二つの平行な主面を
持つ。これらの主面のうちの一面には、上記多層半導体
構造の表面の各接触パッドに関して鏡面対称に配列され
た接触パッドが具備される。これらの接触パッドが、適
当な（好ましくは埋め込まれた）導通線によって、それ
ら接触パッドの電気的接続を容易にする適当に（代表的
には上記デバイス支持体の周囲に）配置された各接触へ
接続される。ここで意図されているデバイス支持体は公
知（例えば、米国特許第４，６７５，７１７号を参照）
であり、「同一ウェーハ上への多数のＬＳＩチップの集
積化」相互接続技術で使用されている。
【００３２】多層半導体構造は上記デバイス支持体へ、
デバイス支持体上の関連する各接触パッドが多層半導体
構造の表面上の対応する接触パッドへ電気的に接続さ
れ、対応していない接触パッド間は絶縁されるようにし
て、装着されなければならない。さらにまた、この装着
操作は、その結果得られるアセンブリがその後の処理を
許容できるように為されなければならない。任意選択
で、上記多層半導体構造のバルク状半導体基盤本体１１
が装着操作の前またはそれに続いて機械的にか化学的に
（例えば研磨によって）薄肉化することができる。この
薄肉化は公知な方法で為すことができる。
デバイス支持体上の関連する各接触パッドが多層半導体
構造の表面上の対応する接触パッドへ電気的に接続さ
れ、対応していない接触パッド間は絶縁されるようにし
て、装着されなければならない。さらにまた、この装着
操作は、その結果得られるアセンブリがその後の処理を
許容できるように為されなければならない。任意選択
で、上記多層半導体構造のバルク状半導体基盤本体１１
が装着操作の前またはそれに続いて機械的にか化学的に
（例えば研磨によって）薄肉化することができる。この
薄肉化は公知な方法で為すことができる。
【００３３】上記多層半導体構造は、何らかの適切な方
法、例えば公知なはんだバンプによってデバイス支持体
上に装着することができる。現在好適な装着方法では、
例えば、１９９１年９月６日にＤ．Ｗ．ダーリンガ（Ｄ
ａｈｒｉｎｇｅｒ）らによって出願された米国特許出願
０７／７５５，７０４号「ＡｄＣｏｎ相互接続を使用す
るデバイスの表面実装アセンブリ（Ｓｕｒｆａｃｅ Ｍ
ｏｕｎｔ Ａｓｓｅｍｂｌｙ ｏｆ Ｄｅｖｉｃｅｓ Ｕｓ
ｉｎｇ ＡｄＣｏｎ Ｉｎｔｅｒｃｏｎｎｅｃｔｉｏ
ｎ）」に記載されている種類の一方向導電性相互接続媒
体が使用される。デバイス支持体への多層半導体構造の
装着操作に続いて、残っているバルク状半導体基盤本体
１１が、代表的にはエッチングによって除去される。Ｉ
ｎＰ基盤材料の除去に適切なエッチング剤は３ＨＣｌ＋
１Ｈ2Ｏ2＋５Ｈ2Ｏである。周知の如く、このエッチン
グ剤はＩｎＰとＩｎＧａＡｓとの間に極めて高い選択性
を持っている。従って、エッチングは本質的にＩｎＧａ
Ａｓエピタキシャル・エミッタ接触層１２で構成される
エッチング阻止層で停止し、その結果、図５に模式的に
示されるようなアセンブリ５０が得られる。この図中、
数字５１はデバイス支持体を指し、数字５２は対応する
接触パッド５３とエミッタ接触パッド４２との間、同じ
く接触パッド５４とエミッタ接触パッド４３との間、同
じく接触パッド５５とコレクタ接触パッド４４との間に
電気的結合を供するが、対応していない接触パッド間
（例えば５４と４４との間）には開路を供する一方向導
電性相互接合媒体を指している。図５に模式的に示され
るように、埋め込み導通線によって各接触パッド５３乃
至５５がデバイス支持体の周縁に接続される。
法、例えば公知なはんだバンプによってデバイス支持体
上に装着することができる。現在好適な装着方法では、
例えば、１９９１年９月６日にＤ．Ｗ．ダーリンガ（Ｄ
ａｈｒｉｎｇｅｒ）らによって出願された米国特許出願
０７／７５５，７０４号「ＡｄＣｏｎ相互接続を使用す
るデバイスの表面実装アセンブリ（Ｓｕｒｆａｃｅ Ｍ
ｏｕｎｔ Ａｓｓｅｍｂｌｙ ｏｆ Ｄｅｖｉｃｅｓ Ｕｓ
ｉｎｇ ＡｄＣｏｎ Ｉｎｔｅｒｃｏｎｎｅｃｔｉｏ
ｎ）」に記載されている種類の一方向導電性相互接続媒
体が使用される。デバイス支持体への多層半導体構造の
装着操作に続いて、残っているバルク状半導体基盤本体
１１が、代表的にはエッチングによって除去される。Ｉ
ｎＰ基盤材料の除去に適切なエッチング剤は３ＨＣｌ＋
１Ｈ2Ｏ2＋５Ｈ2Ｏである。周知の如く、このエッチン
グ剤はＩｎＰとＩｎＧａＡｓとの間に極めて高い選択性
を持っている。従って、エッチングは本質的にＩｎＧａ
Ａｓエピタキシャル・エミッタ接触層１２で構成される
エッチング阻止層で停止し、その結果、図５に模式的に
示されるようなアセンブリ５０が得られる。この図中、
数字５１はデバイス支持体を指し、数字５２は対応する
接触パッド５３とエミッタ接触パッド４２との間、同じ
く接触パッド５４とエミッタ接触パッド４３との間、同
じく接触パッド５５とコレクタ接触パッド４４との間に
電気的結合を供するが、対応していない接触パッド間
（例えば５４と４４との間）には開路を供する一方向導
電性相互接合媒体を指している。図５に模式的に示され
るように、埋め込み導通線によって各接触パッド５３乃
至５５がデバイス支持体の周縁に接続される。
【００３４】基盤の除去に続いて、図６に模式的に示さ
れるように、トレンチ６１のリソグラフィ及びエッチン
グが、全て通例の方法で行なわれる。トレンチ６１は横
方向に幅Ｌchを持ち、エミッタ接触３１と３２との間に
適当な電圧を加えることによってキャリヤの励起を可能
にしている。当業者には、Ｌchが有効チャネル長に相当
することが認識できるであろう。それらエミッタ接触３
１と３２との間の間隔ＬcはＬchよりはるかに大きい。
典型例では、前者は５μｍより大きく、１０μｍより大
きい値さえ取ることができ、後者は１μｍ以下である。
さらにまた、上記メサ型構造２０の幅Ｗは、Ｌchより大
きく、且つ、一般的にはＬcより小さい。このデバイス
形状寸法により、従来技術でのデバイス形状寸法に比べ
て、望ましいデバイス特性、例えば低い寄生容量が得る
ことができる。
れるように、トレンチ６１のリソグラフィ及びエッチン
グが、全て通例の方法で行なわれる。トレンチ６１は横
方向に幅Ｌchを持ち、エミッタ接触３１と３２との間に
適当な電圧を加えることによってキャリヤの励起を可能
にしている。当業者には、Ｌchが有効チャネル長に相当
することが認識できるであろう。それらエミッタ接触３
１と３２との間の間隔ＬcはＬchよりはるかに大きい。
典型例では、前者は５μｍより大きく、１０μｍより大
きい値さえ取ることができ、後者は１μｍ以下である。
さらにまた、上記メサ型構造２０の幅Ｗは、Ｌchより大
きく、且つ、一般的にはＬcより小さい。このデバイス
形状寸法により、従来技術でのデバイス形状寸法に比べ
て、望ましいデバイス特性、例えば低い寄生容量が得る
ことができる。
【００３５】本発明の上記実施例は単なる例に過ぎず、
他のデバイス形状寸法も可能である。例えば、別の実行
可能な実施例には、一つまたは複数のコレクタ層が基盤
上に形成されエミッタ接触層が多層ヘテロ・エピタキシ
ャル構造上に形成されている多層半導体構造がある（典
型例ではコレクタ層にｐ型材料が包含され、その結果の
デバイスとして発光ＲＳＴ半導体デバイスが得られ
る）。
他のデバイス形状寸法も可能である。例えば、別の実行
可能な実施例には、一つまたは複数のコレクタ層が基盤
上に形成されエミッタ接触層が多層ヘテロ・エピタキシ
ャル構造上に形成されている多層半導体構造がある（典
型例ではコレクタ層にｐ型材料が包含され、その結果の
デバイスとして発光ＲＳＴ半導体デバイスが得られ
る）。
【００３６】上記に開示した方法に所用の変更を行なう
こと（例えば、上記多層半導体構造をデバイス支持体上
に装着する前にトレンチ６１を形成し、且つ、上記バル
ク状半導体材料を除去した後で上記メサ型構造２０を形
成すること）によって、図７に模式的に示されるような
ＲＳＴ半導体デバイスを作成することができる。この図
７中、数字５１はやはりデバイス支持体を指し、５３０
と５４０とは埋め込み導通線を持つ金属パッドを指し、
５２はやはり一方向導電性相互接合媒体を指し、４１は
適切な誘電体層（例えば、窒化シリコン層）を指し、４
２と４３とはエミッタ接触パッドを指し、３１と３２と
はエミッタ接触を指し、１３乃至１６は、それぞれ、エ
ミッタ接触層、エミッタ層、障壁層及びコレクタを指し
ている。数字１６１はｎ++型ＩｎＧａＡｓ被覆層を指
し、７０は金属接触パッドを指し、且つ、７１は上記エ
ピタキシャル多層構造コレクタ１６への電気接続を作成
するための手段を指している。
こと（例えば、上記多層半導体構造をデバイス支持体上
に装着する前にトレンチ６１を形成し、且つ、上記バル
ク状半導体材料を除去した後で上記メサ型構造２０を形
成すること）によって、図７に模式的に示されるような
ＲＳＴ半導体デバイスを作成することができる。この図
７中、数字５１はやはりデバイス支持体を指し、５３０
と５４０とは埋め込み導通線を持つ金属パッドを指し、
５２はやはり一方向導電性相互接合媒体を指し、４１は
適切な誘電体層（例えば、窒化シリコン層）を指し、４
２と４３とはエミッタ接触パッドを指し、３１と３２と
はエミッタ接触を指し、１３乃至１６は、それぞれ、エ
ミッタ接触層、エミッタ層、障壁層及びコレクタを指し
ている。数字１６１はｎ++型ＩｎＧａＡｓ被覆層を指
し、７０は金属接触パッドを指し、且つ、７１は上記エ
ピタキシャル多層構造コレクタ１６への電気接続を作成
するための手段を指している。
【００３７】
【発明の効果】以上説明したように、本発明による半導
体デバイスは比較的に小さな寄生容量を持つことがで
き、従って潜在的に高速である効果が有る。尚、特許請
求の範囲に記載した参照番号は、発明の容易なる理解の
為のもので、その権利解釈に影響を与えるものではない
と理解されたい。
体デバイスは比較的に小さな寄生容量を持つことがで
き、従って潜在的に高速である効果が有る。尚、特許請
求の範囲に記載した参照番号は、発明の容易なる理解の
為のもので、その権利解釈に影響を与えるものではない
と理解されたい。
【図１】本発明によりＲＳＴ半導体デバイスを作成する
際に使用することができる多層半導体構造の一例を図式
的に示す図である。
際に使用することができる多層半導体構造の一例を図式
的に示す図である。
【図２】本発明によるＲＳＴ半導体デバイスの一例を作
成する中間段階の一つを図式的に示す斜視図である。
成する中間段階の一つを図式的に示す斜視図である。
【図３】本発明によるＲＳＴ半導体デバイスの一例を作
成する中間段階の一つを図式的に示す斜視図である。
成する中間段階の一つを図式的に示す斜視図である。
【図４】本発明によるＲＳＴ半導体デバイスの一例を作
成する中間段階の一つを図式的に示す断面図である。
成する中間段階の一つを図式的に示す断面図である。
【図５】本発明によるＲＳＴ半導体デバイスの一例を作
成する中間段階の一つを図式的に示す断面図である。
成する中間段階の一つを図式的に示す断面図である。
【図６】基盤材料(= バルク状半導体材料)が除去され、
且つ、エミッタ接触層を貫通してトレンチがエッチング
された状態でデバイス担持手段に貼り付けられているＲ
ＳＴ半導体デバイスの一例を図式的に示す断面図であ
る。
且つ、エミッタ接触層を貫通してトレンチがエッチング
された状態でデバイス担持手段に貼り付けられているＲ
ＳＴ半導体デバイスの一例を図式的に示す断面図であ
る。
【図７】同様にデバイス担持手段に貼り付けられている
本発明によるＲＳＴ半導体デバイスの別の例を図式的に
示す断面図である。
本発明によるＲＳＴ半導体デバイスの別の例を図式的に
示す断面図である。
【図８】本発明のＲＳＴ半導体デバイスの一例の形状寸
法を図式的に示す図である。
法を図式的に示す図である。
１０ ヘテロ・エピタキシャル半導体層構造 １１ 半導体基盤本体 １２ エミッタ接触層 １３ エミッタ接触層 １４ エミッタ（チャネル）層 １５ 障壁層 １６ 多層構造コレクタ １６１ 被覆層 ２０ メサ型構造 ３１ エミッタ接触 ３２ エミッタ接触 ３３ コレクタ接触 ４１ 誘電体層 ４２ エミッタ接触パッド ４３ エミッタ接触パッド ４４ コレクタ接触パッド ５０ アセンブリ ５１ デバイス支持体 ５２ 一方向導電性接合層 ５３ 接触パッド ５３０ 金属パッド ５４ 接触パッド ５４０ 金属パッド ５５ 接触パッド ６１ トレンチ ７０ 金属接触パッド ７１ コレクタ接続 ８１ コレクタ接続 ８２ エミッタ接続 ８３ エミッタ接続
Claims (5)
- 【請求項１】 実空間転送（ＲＳＴ）半導体デバイスを
有し、このＲＳＴ半導体デバイスに縦方向と横方向及び
活性領域の性質が関連付けられ、このＲＳＴ半導体デバ
イスが順に、 （ａ） 低い面積キャリヤ濃度を持つ層を有する第一の
エピタキシャル半導体領域（エミッタ層１４）と、 （ｂ） 前記エミッタ層と接する、非ドープの第二のエ
ピタキシャル半導体領域（障壁層１５）と、 （ｃ） 前記障壁層と接し、ドーピングされた半導体材
料を有する第三のエピタキシャル半導体領域（多層構造
コレクタ１６）と、 （ｄ） 前記第三のエピタキシャル半導体領域（１６）
に電気接触を作成する手段（コレクタ接触パッド４４）
と、 （ｅ） 前記第一のエピタキシャル半導体領域（１４）
に電気接触をする互いに離間した手段（エミッタ接触層
１３、１２）と、 を有し、 前記（ｄ）手段と（ｅ）手段が、各々接触金属領域を有
し、 前記（ｅ）の離間した接触金属領域が、それらの間にト
レンチ（６１）の幅Ｌcの横方向距離を有する半導体デ
バイスにおいて、 （ｆ） 前記（ｅ）手段（１３、１２）は、その横方向
に５μｍ以下の幅の有効チャネル長Ｌch（Ｌch ≦ ５μ
ｍ）を持ち、 （ｇ） 前記（ｃ）手段（１６）は、横方向に最大５０
μｍの幅Ｗを持ち、前記トレンチと対向する、ドーピン
グされたエピタキシャル半導体材料層（コレクタ層）を
有する、 ことを特徴とする半導体デバイス。 - 【請求項２】 前記障壁層（１５）の厚みが１０μｍ未
満であり、 前記幅Ｗが、１０μｍ未満で、且つ前記Ｌｃ未満でもあ
り、 前記Ｌchが、１μｍ未満であり、 前記ＲＳＴ半導体デバイスの活性領域中の半導体材料の
ほぼ全体が、エピタキシャル半導体材料であり、 前記トレンチが、縦方向に伸展していることを特徴とす
る請求項１に記載の半導体デバイス。 - 【請求項３】 前記コレクタ層（１６）に、複数の半導
体層が包含されることを特徴とする請求項１に記載の半
導体デバイス。 - 【請求項４】 前記エミッタ層（１４）が、Ｎ型導電性
を持つことを特徴とする請求項１に記載の半導体デバイ
ス。 - 【請求項５】 前記ＲＳＴ半導体デバイスが、ＩｎＰ、
ＩｎＧａＡｓ、ＩｎＡｌＡｓ、ＧａＡｓ及びＡｌＧａＡ
ｓから成るグループから選択されたIII／V半導体材料を
有することを特徴とする請求項１に記載の半導体デバイ
ス。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US843654 | 1992-02-28 | ||
| US07/843,654 US5309003A (en) | 1992-02-28 | 1992-02-28 | Article comprising a real space transfer semiconductor device, and method of making the article |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0613603A true JPH0613603A (ja) | 1994-01-21 |
| JP3078420B2 JP3078420B2 (ja) | 2000-08-21 |
Family
ID=25290621
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP05062494A Expired - Lifetime JP3078420B2 (ja) | 1992-02-28 | 1993-03-01 | 半導体デバイス |
Country Status (4)
| Country | Link |
|---|---|
| US (2) | US5309003A (ja) |
| EP (1) | EP0558229B1 (ja) |
| JP (1) | JP3078420B2 (ja) |
| DE (1) | DE69327012T2 (ja) |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0769209B1 (de) * | 1994-07-05 | 2003-10-15 | Infineon Technologies AG | Verfahren zur herstellung einer dreidimensionalen schaltungsanordnung |
| US6893896B1 (en) | 1998-03-27 | 2005-05-17 | The Trustees Of Princeton University | Method for making multilayer thin-film electronics |
| WO1999050889A2 (en) * | 1998-03-27 | 1999-10-07 | Trustees Of Princeton University | Printed insulators for active and passive electronic devices |
| US6423560B1 (en) | 1999-10-22 | 2002-07-23 | Teraconnect, Incoporated | Method of making an optoelectronic device using multiple etch stop layers |
| US6743697B2 (en) * | 2000-06-30 | 2004-06-01 | Intel Corporation | Thin silicon circuits and method for making the same |
| JP3781178B2 (ja) * | 2001-03-30 | 2006-05-31 | ユーディナデバイス株式会社 | 高周波半導体装置の多層配線構造 |
| US6895134B2 (en) * | 2001-11-10 | 2005-05-17 | Triquint Technology Holding Co. | Integrated optoelectronics devices |
| US20040188712A1 (en) * | 2002-10-08 | 2004-09-30 | Eic Corporation | Heterojunction bipolar transistor having non-uniformly doped collector for improved safe-operating area |
| US9227839B2 (en) | 2014-05-06 | 2016-01-05 | Raytheon Company | Wafer level packaged infrared (IR) focal plane array (FPA) with evanescent wave coupling |
Family Cites Families (16)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE3067381D1 (en) * | 1979-11-15 | 1984-05-10 | Secr Defence Brit | Series-connected combination of two-terminal semiconductor devices and their fabrication |
| US4675717A (en) * | 1984-10-09 | 1987-06-23 | American Telephone And Telegraph Company, At&T Bell Laboratories | Water-scale-integrated assembly |
| US4686550A (en) * | 1984-12-04 | 1987-08-11 | American Telephone And Telegraph Company, At&T Bell Laboratories | Heterojunction semiconductor devices having a doping interface dipole |
| JPH0712100B2 (ja) * | 1985-03-25 | 1995-02-08 | 株式会社日立製作所 | 半導体発光素子 |
| JPH088350B2 (ja) * | 1985-04-08 | 1996-01-29 | 日本電気株式会社 | 半導体装置 |
| JP2703885B2 (ja) * | 1986-02-14 | 1998-01-26 | 日本電気株式会社 | 半導体装置 |
| US4903092A (en) * | 1986-08-12 | 1990-02-20 | American Telephone And Telegraph Company, At&T Bell Laboratories | Real space electron transfer device using hot electron injection |
| EP0268386A2 (en) * | 1986-11-18 | 1988-05-25 | General Motors Corporation | Tunnelling transistor |
| JPS63260181A (ja) * | 1987-04-17 | 1988-10-27 | Toshiba Corp | 半導体装置 |
| US5021841A (en) * | 1988-10-14 | 1991-06-04 | University Of Illinois | Semiconductor device with controlled negative differential resistance characteristic |
| JPH02270387A (ja) * | 1989-04-11 | 1990-11-05 | Matsushita Electric Ind Co Ltd | 半導体発光素子 |
| US4999687A (en) * | 1990-04-25 | 1991-03-12 | At&T Bell Laboratories | Logic element and article comprising the element |
| US5055891A (en) * | 1990-05-31 | 1991-10-08 | Hewlett-Packard Company | Heterostructure transistor using real-space electron transfer |
| US5157467A (en) * | 1990-09-12 | 1992-10-20 | Canon Kabushiki Kaisha | Quantum interference device and method for processing electron waves utilizing real space transfer |
| US5223723A (en) * | 1990-10-19 | 1993-06-29 | At&T Bell Laboratories | Light emitting device |
| US5318916A (en) * | 1992-07-31 | 1994-06-07 | Research Triangle Institute | Symmetric self-aligned processing |
-
1992
- 1992-02-28 US US07/843,654 patent/US5309003A/en not_active Expired - Lifetime
-
1993
- 1993-02-17 DE DE69327012T patent/DE69327012T2/de not_active Expired - Fee Related
- 1993-02-17 EP EP93301122A patent/EP0558229B1/en not_active Expired - Lifetime
- 1993-03-01 JP JP05062494A patent/JP3078420B2/ja not_active Expired - Lifetime
- 1993-12-21 US US08/171,504 patent/US5496743A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
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| JP3078420B2 (ja) | 2000-08-21 |
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| DE69327012T2 (de) | 2000-07-13 |
| EP0558229B1 (en) | 1999-11-17 |
| EP0558229A3 (en) | 1994-08-24 |
| EP0558229A2 (en) | 1993-09-01 |
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