KR20180130792A - 수평 배열된 반도체 채널을 가지는 반도체 소자 및 이의 제조 방법 - Google Patents

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Abstract

반도체 소자의 제조 방법은, 제1 기판상에, III-V족 화합물 또는 저마늄(Ge)으로 이루어지며 제1 반도체 특성을 가지는 제1 채널층을 형성하는 단계; 상기 제1 채널층상에, III-V족 화합물 또는 저마늄(Ge)으로 이루어지며 상기 제1 반도체 특성과 상이한 제2 반도체 특성을 가지는 제2 채널층을 형성하는 단계; 상기 제2 채널층상에, 산화물을 포함하는 접합층을 형성하는 단계; 상기 접합층을 제2 기판에 접합시킴으로써, 상기 접합층, 상기 제2 채널층, 상기 제1 채널층 및 상기 제1 기판을 포함하는 구조체를 상기 제2 기판상에 적층하는 단계;상기 제2 기판상에 적층된 상기 제1 기판을 제거하는 단계; 및 상기 제2 기판상에 적층된 상기 구조체의 일 영역으로부터 상기 제1 채널층을 제거하는 단계를 포함할 수 있다. 상기 방법에 의하면, 반도체 특성이 상이한 III-V족 화합물 채널을 하나의 기판상에 수직으로 에피택셜(epitaxial) 적층하고, 이를 다른 기판에 전사 후 식각을 통해 반도체 특성이 상이한 채널들이 수평적으로 분리된 구조를 형성할 수 있다.

Description

수평 배열된 반도체 채널을 가지는 반도체 소자 및 이의 제조 방법{SEMICONDUTOR DEVICE WITH HORIZONTALLY ALIGNED SEMICONDUCTOR CHANNELS AND METHOD FOR MANUFACTURING THE SAME}
실시예들은 수평 배열된 반도체 채널을 가지는 반도체 소자 및 이의 제조 방법에 대한 것으로, 보다 구체적으로는 반도체 특성이 상이한 III-V족 화합물 반도체와 저마늄(Ge) 채널을 하나의 기판상에 수직으로 에피택셜(epitaxial) 적층하고, 이를 다른 기판에 전사 후 식각을 통해 반도체 특성이 상이한 채널들을 수평적으로 분리하는 반도체 소자의 제조 기술에 대한 것이다.
트랜지스터(transistor)와 같은 반도체 소자는 기존에는 실리콘(Si) 기반 재료로 이루어졌으나, 최근에는 실리콘 기반 소자의 소형화에 따른 물리적 한계를 극복하기 위해 전자 및 정공의 이동도(mobility)가 높은 다른 종류의 채널 재료에 대한 연구가 진행되고 있다. 이 중 III-V족 화합물 반도체와 저마늄(Ge)은, 실리콘 대비 전자 및 정공의 이동도가 월등히 높기 때문에 초고속의 금속 산화물 반도체 전계효과 트랜지스터(Metal Oxide Semiconductor Field Effect Transistor; MOSFET)를 실현하기 위한 재료로 주목을 받고 있다.
III-V족 화합물 반도체와 저마늄(Ge)을 채널 재료로 이용하여 MOSFET을 형성할 경우, 실리콘 기반의 MOSFET에 비하여 드레인(drain) 전압이 작아 소비 전압의 감소를 기대할 수 있고, 이를 실리콘 기판상에 전사(transfer)하여 기존의 대규모 실리콘 재료 기반 설비를 활용할 수 있고 공정 단가를 낮출 수 있는 이점이 있으며, III-V족 화합물의 직접천이(direct bandgap) 특성으로 인하여 전기광학적 특성이 우수하여 관련 응용 분야의 기술이 이미 성숙되어 있는 등 다양한 장점이 있다.
그런데, 최종적으로 MOSFET을 구성하고 논리 동작이 가능하게 하려면, n-형 금속 산화물 반도체(MOS)와 p-형 금속 산화물 반도체가 하나의 기판상에 존재하여야 한다. 실리콘의 경우에는 이온주입공정(ion implantation)을 통하여 n-MOS와 p-MOS를 형성하지만, III-V족 화합물 반도체와 저마늄(Ge)의 경우에는 이온주입공정 시 단결정이 치명적 손상을 입기 때문에 이온주입공정을 이용할 수 없고, n-MOS와 p-MOS를 별개로 형성 후 실리콘 기판상에 전사시키는 과정이 필요하다.
도 1a 내지 1e는 종래의 III-V족 화합물을 이용한 반도체 소자의 제조 방법을 나타내는 단면도이다.
도 1a를 참조하면, 종래의 방법에서는 먼저 III-V족 화합물로 이루어진 기판(100)상에 마찬가지로 III-V족 화합물로 이루어진 희생층(101)과 채널층(102)을 순차적으로 에피택시(epitaxy) 방식으로 성장시키게 된다. 이후, 도 1b에 도시된 것과 같이 채널층(102)을 실리콘 기판(110)상에 웨이퍼 접합(wafer bonding) 방식으로 접합한다.
다음으로, 도 1c에 도시된 것과 같이 희생층(101)을 식각함으로써 희생층(101)을 에피텍셜 리프트-오프(Epitaxial Lift-Off; ELO) 방식으로 제거함으로써 기판(100)을 분리하여 제거할 수 있다. 최종적으로 도 1d에 도시된 것과 같이 실리콘 기판(110) 상에 III-V족 화합물 채널층(102)이 적층된 구조가 얻어진다.
그러나, 이상에 도시한 종래의 방법에 따르면 n-MOS와 p-MOS 구성을 위하여 III-V족 화합물 반도체와 저마늄(Ge) 채널층을 실리콘 기판상에 수평적으로 나란히 전사시키는 과정이 적어도 두 차례 필요하므로 공정이 효율적이지 못하고, 서로 다른 공정에서 전사되는 n-MOS와 p-MOS의 위치를 정확하게 정렬시켜야 하는 문제점이 있다. 또한, n-MOS와 p-MOS 가 각각 상대적으로 전자 이동도가 높은 III-V족 화합물(예컨대, 인듐갈륨비소(InGaAs)) 및 상대적으로 정공 이동도가 높은 III-V족 화합물(예컨대, 인듐갈륨안티모니(InGaSb) 또는 저마늄(Ge))으로 서로 상이한 물질일 경우에는, 종래의 반도체 소자 제조 방법을 이용할 경우에는 스케일링(scaling)에 한계가 있다.
공개특허공보 제10-2014-0143869호
본 발명의 일 측면에 따르면, 반도체 특성이 상이한 III-V족 화합물 및 저마늄(Ge) 채널을 하나의 기판상에 수직으로 에피택셜(epitaxial) 적층하고, 이를 다른 기판에 전사 후 식각을 통해 반도체 특성이 상이한 채널들이 수평적으로 분리된 반도체 소자를 제조할 수 있는 반도체 소자의 제조 방법과, 이에 의해 형성된 반도체 소자를 제공할 수 있다.
일 실시예에 따른 반도체 소자의 제조 방법은, 제1 기판상에, III-V족 화합물 또는 저마늄(Ge)으로 이루어지며 제1 반도체 특성을 가지는 제1 채널층을 형성하는 단계; 상기 제1 채널층상에, III-V족 화합물 또는 저마늄(Ge)으로 이루어지며 상기 제1 반도체 특성과 상이한 제2 반도체 특성을 가지는 제2 채널층을 형성하는 단계; 상기 제2 채널층상에, 산화물을 포함하는 접합층을 형성하는 단계; 상기 접합층을 제2 기판에 접합시킴으로써, 상기 접합층, 상기 제2 채널층, 상기 제1 채널층 및 상기 제1 기판을 포함하는 구조체를 상기 제2 기판상에 적층하는 단계; 상기 제2 기판상에 적층된 상기 제1 기판을 제거하는 단계; 및 상기 제2 기판상에 적층된 상기 구조체의 일 영역으로부터 상기 제1 채널층을 제거하는 단계를 포함한다.
일 실시예에서, 상기 제1 채널층을 형성하는 단계는, 상기 제1 기판상에 희생층을 형성하는 단계를 포함한다. 이때, 상기 제1 채널층은 상기 희생층상에 위치하고, 상기 제1 기판을 제거하는 단계는, 상기 희생층을 식각에 의해 제거하는 단계를 포함한다.
일 실시예에서, 상기 희생층은 알루미늄비소(AlAs) 또는 인듐알루미늄비소(InAlAs)로 이루어진다.
일 실시예에 따른 반도체 소자의 제조 방법은, 상기 제2 채널층을 형성하는 단계 전에, 상기 제1 채널층상에 배리어(barrier)층을 형성하는 단계를 더 포함한다.
일 실시예에서, 상기 배리어층은 상기 제1 채널층 또는 상기 제2 채널층 중 하나 이상과 상이한 격자 상수를 갖는다. 또한 일 실시예에서, 상기 배리어층은 알루미늄갈륨비소(AlGaAs) 또는 인듐알루미늄비소(InAlAs)로 이루어진다.
일 실시예에 따른 반도체 소자의 제조 방법은, 상기 제2 기판상에 적층하는 단계 전에, 상기 제2 기판상에 추가적인 접합층을 형성하는 단계를 더 포함한다.
일 실시예에서, 상기 제1 채널층을 형성하는 단계 및 상기 제2 채널층을 형성하는 단계는 복수 회 반복 수행되어, 상기 구조체는 상기 제1 채널층 및 상기 제2 채널층이 서로 교번하여 복수 회 적층된 구조를 갖는다.
일 실시예에 따른 반도체 소자의 제조 방법은, 상기 일 영역과 상이한 상기 구조체의 다른 영역으로부터 상기 제2 채널층을 제거하는 단계를 더 포함한다.
일 실시예에서, 상기 제1 채널층은 갈륨비소(GaAs) 또는 인듐갈륨비소(InGaAs)로 이루어지며, 상기 제2 채널층은 저마늄(Ge) 또는 갈륨비소(GaAs)로 이루어진다.
일 실시예에 따른 반도체 소자는, 기판; 상기 기판상에 위치하며 산화물을 포함하는 접합층; 상기 접합층에 의해 상기 기판상에 접합되며, III-V족 화합물 또는 저마늄(Ge)으로 이루어지고 제1 반도체 특성을 가지는 제1 채널층; 및 상기 기판의 표면으로부터 상기 제1 채널층보다 더 높이 위치하고, III-V족 화합물 또는 저마늄(Ge)으로 이루어지며 상기 제1 반도체 특성과 상이한 제2 반도체 특성을 가지는 제2 채널층을 포함한다.
일 실시예에서, 상기 제1 채널층 및 상기 제2 채널층 사이에 위치하는 배리어층을 더 포함한다.
일 실시예에서, 상기 배리어층은 상기 제1 채널층 또는 상기 제2 채널층 중 하나 이상과 상이한 격자 상수를 갖는다. 또한 일 실시예에서, 상기 배리어층은 알루미늄갈륨비소(AlGaAs) 또는 인듐알루미늄비소(InAlAs)로 이루어진다.
일 실시예에 따른 반도체 소자는, 상기 제1 채널층상에 위치하는 하나 이상의 추가적인 제1 채널층 및 상기 제2 채널층상에 위치하는 하나 이상의 추가적인 제2 채널층을 더 포함한다. 이때, 상기 하나 이상의 추가적인 제1 채널층 및 상기 하나 이상의 추가적인 제2 채널층은 서로 교번하여 적층된다.
일 실시예에서, 상기 제1 채널층은 갈륨비소(GaAs) 또는 인듐갈륨비소(InGaAs)로 이루어지며, 상기 제2 채널층은 저마늄(Ge) 또는 갈륨비소(GaAs)로 이루어진다.
일 실시예에 따른 전계 효과 트랜지스터(Field Effect Transistor; FET)는, 전술한 실시예들에 따른 반도체 소자를 포함한다.
본 발명의 일 측면에 따른 반도체 소자의 제조 방법에 의하면, 반도체 특성이 상이한 III-V족 화합물 및 저마늄(Ge) 채널들, 예컨대, n-형 금속 산화물 반도체(Metal Oxide Semiconductor; MOS)와 p-형 MOS를 하나의 기판상에 수직으로 에피택셜(epitaxial) 적층하고, 이를 다른 기판에 전사(transfer)한 후 식각을 통해 반도체 특성이 상이한 채널들이 수평적으로 분리된 형태로 반도체 소자를 제조할 수 있다.
본 발명의 일 측면에 따른 반도체 소자의 제조 방법에 따르면, 한 번의 전사 공정에 의해 반도체 특성이 상이한 III-V족 화합물 및 저마늄(Ge) 채널들이 실리콘(Si) 기반위에 적층되므로, 종래의 III-V족 화합물와 저마늄(Ge)을 이용한 반도체 제작 공정에서와 같이 n-MOS와 p-MOS를 서로 다른 공정에서 정렬시켜 적층하여야 하는 문제점이 없다.
또한, 본 발명의 일 측면에 따른 반도체 소자의 제조 방법에 의하면, 에피텍시(epitaxy) 성장 과정에서 다양한 격자 상수를 가지는 III-V족 화합물 기판과 그에 따른 III-V족 화합물 채널의 다양한 조합을 적용할 수 있다. 나아가, 반도체 채널 사이의 배리어(barrier)층 또는 어느 하나의 반도체 채널층을 이용하여 다른 반도체 채널층에 변형(strain)을 가할 수 있다. 이러한 변형은 웨이퍼(wafer) 접합 및 ELO 공정 후에도 GeOI 구조상에서 유지되므로, 변형의 종류에 따라 전자 및 정공의 이동도를 향상시킬 수 있다.
도 1a 내지 1e는 종래의 III-V족 화합물을 이용한 반도체 소자의 제조 방법을 나타내는 단면도이다.
도 2a 내지 2d는 일 실시예에 따른 반도체 소자의 제조 방법의 각 단계를 나타내는 단면도이다.
도 3a는 도 2d에 도시된 반도체 소자의 평면도이다.
도 3b는 도 3a에 도시된 반도체 소자가 어레이(array) 형태로 배열된 장치의 평면도이다.
도 4a는 일 실시예에 따른 반도체 소자를 포함하는 상보적 금속 산화물 반도체(Complementary Metal Oxide Semiconductor; CMOS) 인버터(inverter)의 평면도이다.
도 4b는 도 4a에 도시된 CMOS 인버터의 단면도이다.
도 5a 내지 5c는 다른 실시예에 따른 반도체 소자의 제조 방법의 각 단계를 나타내는 단면도이다.
도 6a 및 6b는 또 다른 실시예에 따른 반도체 소자의 제조 방법의 각 단계를 나타내는 단면도이다.
도 6c 및 6d는 도 6b에 도시된 반도체 소자에 있어서 채널의 패터닝 형상에 따른 변형(strain) 특성을 설명하기 위한 평면도이다.
도 7a 내지 7d는 또 다른 실시예에 따른 반도체 소자의 제조 방법의 각 단계를 나타내는 단면도이다.
도 7e는 도 7d에 도시된 반도체 소자의 평면도이다.
이하에서, 도면을 참조하여 본 발명의 실시예들에 대하여 상세히 살펴본다.
어느 부분이 다른 부분의 "위에" 있다고 언급하는 경우, 이는 바로 다른 부분의 위에 있을 수 있거나 그 사이에 다른 부분이 수반될 수 있다. 대조적으로 어느 부분이 다른 부분의 "바로 위에" 있다고 언급하는 경우, 그 사이에 다른 부분이 수반되지 않는다.
제1, 제2 및 제3 등의 용어들은 다양한 부분, 성분, 영역, 층 및/또는 섹션들을 설명하기 위해 사용되나 이들에 한정되지 않는다. 이들 용어들은 어느 부분, 성분, 영역, 층 또는 섹션을 다른 부분, 성분, 영역, 층 또는 섹션과 구별하기 위해서만 사용된다. 따라서, 이하에서 서술하는 제1 부분, 성분, 영역, 층 또는 섹션은 본 발명의 범위를 벗어나지 않는 범위 내에서 제2 부분, 성분, 영역, 층 또는 섹션으로 언급될 수 있다.
여기서 사용되는 전문 용어는 단지 특정 실시예를 언급하기 위한 것이며, 본 발명을 한정하는 것을 의도하지 않는다. 여기서 사용되는 단수 형태들은 문구들이 이와 명백히 반대의 의미를 나타내지 않는 한 복수 형태들도 포함한다. 명세서에서 사용되는 "포함하는"의 의미는 특정 특성, 영역, 정수, 단계, 동작, 요소 및/또는 성분을 구체화하며, 다른 특성, 영역, 정수, 단계, 동작, 요소 및/또는 성분의 존재나 부가를 제외시키는 것은 아니다.
"아래", "위" 등의 상대적인 공간을 나타내는 용어는 도면에서 도시된 한 부분의 다른 부분에 대한 관계를 보다 쉽게 설명하기 위해 사용될 수 있다. 이러한 용어들은 도면에서 의도한 의미와 함께 사용중인 장치의 다른 의미나 동작을 포함하도록 의도된다. 예를 들면, 도면중의 장치를 뒤집으면, 다른 부분들의 "아래"에 있는 것으로 설명된 어느 부분들은 다른 부분들의 "위"에 있는 것으로 설명된다. 따라서 "아래"라는 예시적인 용어는 위와 아래 방향을 전부 포함한다. 장치는 90° 회전 또는 다른 각도로 회전할 수 있고, 상대적인 공간을 나타내는 용어도 이에 따라서 해석된다.
다르게 정의하지는 않았지만, 여기에 사용되는 기술용어 및 과학용어를 포함하는 모든 용어들은 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 일반적으로 이해하는 의미와 동일한 의미를 가진다. 보통 사용되는 사전에 정의된 용어들은 관련기술문헌과 현재 개시된 내용에 부합하는 의미를 가지는 것으로 추가 해석되고, 정의되지 않는 한 이상적이거나 매우 공식적인 의미로 해석되지 않는다.
도 2a 내지 2d는 일 실시예에 따른 반도체 소자의 제조 방법의 각 단계를 나타내는 단면도이다.
도 2a를 참조하면, 먼저 기판(또는, 제1 기판이라고도 지칭함)(200)상에 희생층(201), 제1 채널층(202) 및 제2 채널층(204)을 순차적으로 형성할 수 있다. 기판(200)은 전자 수송 특성이 우수한 III-V족 화합물로 이루어진다. 예를 들어, 기판(200)은 갈륨비소(GaAs) 또는 인화인듐(InP)으로 이루어질 수 있으나, 이에 한정되는 것은 아니다. 희생층(201), 제1 채널층(202) 및 제2 채널층(204)은 에피택시(epitaxy) 성장 방식으로 기판(200)상에 형성된다.
제1 채널층(202)과 제2 채널층(204)은 서로 상이한 반도체 특성을 갖는다. 예를 들어, 제1 채널층(202)은 n-형 금속 산화물 반도체(Metal Oxide Semiconductor; MOS)에 해당하는 부분으로서 갈륨비소(GaAs)로 이루어지며, 제2 채널층(204)은 p-형 MOS에 해당하는 부분으로서 저마늄(Ge)으로 이루어질 수 있다. 그러나, 제1 채널층(202)과 제2 채널층(204)의 물질 조합은 이에 한정되는 것은 아니다. 예를 들어, 제1 채널층(202)은 인듐갈륨비소(InGaAs) 또는 다른 상이한 III-V족 화합물로 이루어질 수 있다. 또한, 제2 채널층(204)은 갈륨비소(GaAs) 또는 다른 상이한 III-V족 화합물로 이루어질 수 있다.
일 실시예에서는, 제1 채널층(202)의 성장 후 제2 채널층(204)을 성장시키기 전에 배리어(barrier)층(203)을 형성할 수 있다. 배리어층(203)은 제1 채널층(202)과 제2 채널층(204) 사이의 절연을 위한 부분이며, 제1 채널층(202) 및 제2 채널층(204)과 마찬가지로 기판(200)상에서 에피택시 성장 방식으로 형성될 수 있다. 예를 들어, 배리어층(203)은 알루미늄갈륨비소(AlGaAs) 또는 인듐알루미늄비소(InAlAs)로 이루어질 수 있으나, 이에 한정되는 것은 아니다.
도 2b를 참조하면, 이상과 같이 제1 기판(200), 제1 채널층(202) 및 제2 채널층(204)을 포함하는 구조체 상에 산화물을 포함하는 접합층(205)을 형성하고, 접합층(205)이 제2 기판(300)과 접합되도록 상기 구조체를 제2 기판(300)상에 적층할 수 있다. 제2 기판(300)은 바람직하게는 실리콘(Si)으로 이루어진다. 이때, 제2 기판(300)상에도 접합층(305)이 형성될 수도 있다. 접합층(205, 305)은 제1 기판(200)상에 형성된 III-V족 화합물 구조체와 제2 기판(200)의 웨이퍼 본딩(wafer bonding)을 위한 부분으로서, 예컨대, 산화이트륨(Y2O3) 등으로 이루어지는 매립산화(Buried Oxide; BOX)층일 수 있으나, 이에 한정되는 것은 아니다.
도 2c를 참조하면, 다음으로 제1 기판(200)을 제거하기 위해 희생층(201)을 식각한다. 식각은 희생층(201)을 식각하면서 III-V족 화합물 채널층(202, 204)은 식각하지 않도록 식각 용액의 선택성(selectivity)을 조절하면서 이루어진다. 희생층(201)의 식각에 사용되는 식각 용액은 불화수소(HF)를 포함하는 친수성 용액일 수 있으며, 기체 버블링(gas bubbling)을 억제하기 위한 이소프로필 알코올(isopropyl　alcohol; IPA)　및/또는 아세톤(acetone)을 더 포함할 수 있으나, 이에 한정되는 것은 아니다. 이상의 제1 기판(200) 제거 과정은 에피텍셜 리프트-오프(Epitaxial Lift-Off; ELO)으로부터 용이하게 이해될 수 있다.
도 2d를 참조하면, 희생층이 모두 제거되고 나면 제1 기판을 분리함으로써 ELO 공정이 완료되고, 이후 수직 적층 구조체의 노출된 표면 중 일부 영역(1)에서 제2 채널층(204)을 식각에 의하여 제거하여 반도체 소자를 형성한다. 이때, 배리어층(203)이 있을 경우에는 함께 제거할 수 있다. 그 결과, 반도체 소자의 일부 영역(1)에서는 제1 채널층(202)이 노출되고 다른 일부 영역(2)에서는 제1 채널층(202)과 반도체 특성이 상이한 제2 채널층(204)이 노출된다. 이때, 전술한 두 영역(1, 2)이 수평적으로 이격되도록 두 영역(1, 2) 사이에 위치하는 영역(3)에서는 제1 채널층(202) 및 제2 채널층(204) 모두를 제거할 수도 있다.
도 3a는 도 2d에 도시된 반도체 소자의 평면도이며, 도 3b는 도 3a에 도시된 반도체 소자가 어레이(array) 형태로 배열된 장치의 평면도이다.
도 2a 내지 2d를 참조하여 전술한 공정의 결과, 도 3a에 도시된 것과 같이 서로 상이한 반도체 특성을 가지는 III-V족 화합물 채널, 예컨대, n-MOS 및 p-MOS가 각 영역(1, 2)에서 수평적으로 이격하여 배열된 반도체 소자를 제조할 수 있다. 또한, 도 3b에 도시된 것과 같이 이러한 반도체 소자(4)를 평면상에 어레이 형태로 배열하여 장치를 구성할 수 있다. 이상의 반도체 소자의 제조 방법에 의하면, 각 영역(1, 2)의 반도체 채널층(202, 204)이 한 번의 웨이퍼 접합에 의해 실리콘 기판(300)상에 옮겨지므로 종래와 같은 반도체 채널층의 정렬 문제가 발생하지 않는 이점이 있다.
도 4a는 일 실시예에 따른 반도체 소자를 포함하는 상보적 금속 산화물 반도체(Complementary Metal Oxide Semiconductor; CMOS) 인버터(inverter)의 평면도이며, 도 4b는 도 4a에 도시된 CMOS 인버터의 단면도이다.
도 4a 및 4b를 참조하면, 도 2d에 도시된 것과 같은 반도체 소자에서 각 채널층(202, 204)에 전압을 인가하기 위한 하나 이상의 전극(400-403)을 형성함으로써 소자를 완성할 수 있다. 전극은 접지 전극(400), 입력 전압(Vin)이 인가되는 제1 전극(401), 출력 전압(Vout)이 인가되는 제2 전극(402) 및 드레인(drain) 전압(Vdd)이 인가되는 제3 전극(403)으로 구성될 수 있으나, 이에 한정되는 것은 아니다.
도 5a 내지 5c는 다른 실시예에 따른 반도체 소자의 제조 방법의 각 단계를 나타내는 단면도이다. 본 실시예는, III-V족 화합물 기판의 표면 방향을 적절히 결정함으로써 III-V족 화합물 채널에서의 전자 또는 정공 이동도(mobility)를 향상시키며, 또한 격자 상수의 차이에 의하여 III-V족 화합물 채널에 변형(strain)을 가하도록 구성된다.
도 5a를 참조하면, III-V족 화합물로 이루어진 제1 기판(400)상에, 에피택시 성장 방식으로 희생층(401), 제1 반도체층(402), 제1 배리어층(405), 제2 배리어층(403) 및 제2 반도체층(404)을 형성할 수 있다. III-V족 화합물의 경우 표면 방향에 따라 전자 이동도가 상이한데, 에피택시 성장 방식으로 층들(401-405)을 형성하게 되면, 예컨대, 표면 방향이 (110)인 제1 기판(400)을 이용하여 제1 기판(400)상에 형성되는 모든 층들(401-405)의 표면 방향 역시 (110)이 되고, 표면 방향이 (111)인 제1 기판(400)을 이용하여 형성된 제1 기판(400)상의 모든 층들(401-405)의 표면 방향 역시 (111)이 된다. 따라서, 적절한 표면 방향을 가진 III-V족 화합물 기판(400)을 사용함으로써 반도체 소자의 성능을 극대화할 수 있다. 예를 들어, 제1 기판(400)은 (100), (110), 또는 (111) 표면 방향을 가지는 인화인듐(InP) 기판일 수 있으나, 이에 한정되는 것은 아니다.
이때, 제1 기판(400)상에 형성되는 층들(401-405)은 제1 채널층(402) 및/또는 제2 채널층(404)에 변형을 가할 수 있는 물질로 이루어질 수 있다. 에피택시 성장 방식에 있어서 격자 상수가 인접한 물질상에 III-V족 화합물 채널을 형성하게 되면 채널에 변형이 가해지며, 이때 가해지는 변형은 소성 변형(plastic strain)에 의해 전위(dislocation) 등의 원자구조 결함이 발생하지 않고 탄성 변형(elastic strain)만이 가해지는 정도의 변형이며, 변형은 웨이퍼(wafer) 접합 및 ELO 공정 후에도 유지되어, 변형의 종류에 따라 전자 및 정공의 이동도를 향상시킬 수 있다. 인접한 층과의 격자 상수의 차이에 따라 제1 채널층(402) 및/또는 제2 채널층(404)에 가해지는 변형의 종류, 즉, 압축(compressive) 변형 또는 인장(tensile) 변형, 및 정도가 결정된다.
예를 들어, 인화인듐(InP) 기판이 제1 기판(400)으로 사용된 경우, 희생층(401)은 인듐알루미늄비소(InAlAs)로 이루어지며, 제1 채널층(402)은 인듐갈륨비소(InGaAs)로 이루어지고, 제1 배리어층(405)은 그레이딩된(graded) 인듐알루미늄비소(InAlAs)로 이루어지며, 제2 배리어층(403)은 알루미늄갈륨비소(AlGaAs)로 이루어지고, 제2 채널층(404)은 저마늄(Ge)으로 이루어질 수 있다. 이 경우, 배리어 층들(403, 405)이 변형을 가하는 스트레서(stressor)의 기능을 함으로써 이의 상부에 위치한 제2 채널층(404)에 변형이 가해진다. 이때, 그레이딩된 제1 배리어층(405)은 제1채널층(402)과 2채널층(405)사이의 격자상수 차이가 너무 커서 생기는 전위(dislocation)의 밀도를 낮추고 절연을 달성하는 역할을 한다.
한편, 본 실시예에서는 스트레서에 해당하는 층을 두 개의 층(403, 405)으로 구성하였으나, 다른 실시예에서는 층 두께의 조절 등을 통해 하나의 층만을 사용할 수도 있다.
이때, 배리어 층들(403, 405)의 두께는 제2 채널층(404)에 변형을 가할 수 있을 정도로 두꺼워야 하며, 제2 채널층(404)의 두께는 변형이 수직적으로 균일하게 발생할 정도로 얇아야 한다. 제2 채널층(404)과 그 하부의 층간의 격자 상수 차이가 클수록 얇은 제2 채널층(404)에 가해지는 변형의 크기도 증가하기 때문에, 제2 채널층(404)에 전위와 같은 결함이 생기는 소성 변형(plastic strain)이 발생하는 임계 두께보다 얇아서 탄성변형(elastic strain)을 유지해야 한다. 이와 같이 가해진 변형은 이후의 ELO 공정 후에도 유지되므로, 변형된 III-V족 화합물 채널을 가진 반도체 소자를 제조할 수 있다.
한편, 실시예들에 따른 각 층(401-405) 재료는 전술한 물질들로 한정되는 것은 아니다. 예컨대, 각 층(401-405)을 구성하는 물질의 조성을 조절함으로써 제2 채널층(404)과 그 하부의 층들의 격자 상수의 차이를 소정의 문턱값 이하로 조절할 수 있고, 이를 통해 제2 채널층(404)에 가해지는 변형을 조절할 수 있다. 상기 문턱값은, 인접한 층들 중 격자 상수가 큰 층의 격자 상수의 5%, 바람직하게는 2% 내지 3%일 수 있다. 또한 각 층 물질의 조성비를 조절함으로써 격자 상수를 문턱값 이하로 조절할 수도 있다.
예를 들어, 제2 채널층(404)이 저마늄(Ge)으로 이루어지며, 제1 배리어층(405)이 인듐알루미늄비소(InxAl1-xAs)로 이루어지는 경우, x의 크기에 따라 제2 채널층(404)에 가해지는 변형의 정도가 결정된다. 예를 들어, x가 0일 경우 인듐알루미늄비소(InxAl1-xAs)는 알루미늄비소(AlAs)이며, 알루미늄비소(AlAs)의 격자 상수는 약 5.6606이므로, 알루미늄비소(AlAs)와 저마늄(Ge)의 격자 상수의 차이 비율인 (5.6605-5.64613)/5.6605 = 0.2% 에 해당하는 인장 변형이 제2 채널층(404)에 가해진다. 반면, 예를 들어 x가 0.52일 경우 인듐알루미늄비소(In0.52Al0.48As)의 격자 상수는 약 5.8686이므로, 인듐알루미늄비소(In0.52Al0.48As)와 저마늄(Ge)의 격자 상수의 차이 비율인 (5.8686-5.64613)/5.8686 = 3.8% 에 해당하는 변형이 제2 채널층(404)에 가해진다.
다음으로, 도 5b 및 5c를 참조하면, 도 2b 및 2c를 참조하여 전술한 것과 동일한 방식으로 도 5a의 구조체를 산화물을 포함하는 접합층(305)을 이용하여 실리콘(Si) 재질의 제2 기판(300)상에 웨이퍼 접합하며, 이후 희생층(401)의 식각에 의하여 희생층(401)과 제1 기판(400)을 제거할 수 있다. 또한, 도 2d를 참조한 것과 동일한 방식으로 제1 채널층(402) 및 제2 채널층(404)이 수평적으로 배열된 반도체 소자를 제조할 수 있다.
도 6a 및 6b는 또 다른 실시예에 따른 반도체 소자의 제조 방법의 각 단계를 나타내는 단면도이다. 본 실시예에서는, III-V족 화합물 의 패터닝(patterning)을 통하여 III-V족 화합물 채널에 변형을 가하며, 변형의 종류를 일축이방성(uniaxial) 또는 등방성(biaxial)으로 조절한다.
도 6a를 참조하면, 제1 기판(500)상에 에피택시 성장 방식으로 희생층(501), 제1 채널층(502), 제1 배리어층(505) 및 제2 채널층(504)을 형성할 수 있다. 예를 들어, 제1 기판(500)은 인화인듐(InP)으로 이루어지고, 희생층(501)은 인듐알루미늄비소(InAlAs)로 이루어지며, 제1 채널층(502)은 인듐갈륨비소(InGaAs)로 이루어지고, 제1 배리어층(505)은 인듐알루미늄비소(InAlAs)로 이루어지며, 제2 채널층(504)은 저마늄(Ge)으로 이루어질 수 있다.
도 5a 내지 5c를 참조하여 전술한 실시예에서는, 제2 채널층(404)에 응력을 가하기 위하여 그레이딩된 인듐알루미늄비소(InAlAs)로 된 제1 배리어층(405)이 이용되었다. 반면 본 실시예에서는, 제1 배리어층(505)이 제1 채널층(502)와 제2 채널층(504) 사이의 격자상수를 갖도록 조절함으로써 제2 채널층(504)에 응력을 가한다. 예를 들어, 제1 채널층(502)이 인듐갈륨비소(InGaAs)로 이루어지고 제2 채널층(504)이 저마늄(Ge)으로 이루어진 경우, 제1 배리어층(505)은 인듐갈륨비소(InGaAs)와 저마늄(Ge) 사이의 격자상수를 갖도록 조성이 조절된 인듐알루미늄비소(InAlAs)(예컨대, In0 . 3Al0 . 7As)로 구성되어 제2 채널층(504)에 응력이 가해지도록 할 수 있다.
그러나, 전술한 각 층 재료는 단지 예시적인 것으로서, 실시예들에 따른 각 층(501-505) 재료는 전술한 물질들로 한정되는 것은 아니다.
다음으로, 도 6b를 참조하면, 도 2b를 참조하여 전술한 것과 동일한 방식으로 도 6a의 구조체를 산화물을 포함하는 접합층(305)을 이용하여 실리콘(Si) 재질의 제2 기판(300)상에 웨이퍼 접합한다. 이후, 희생층(501)의 식각에 의하여 희생층(501)과 제1 기판(500)을 제거하고, 일부 영역의 식각을 통해 제1 채널층(502) 및 제2 채널층(504)이 수평적으로 배열된 반도체 소자를 제조할 수 있다.
도 6c 및 6d는 도 6b에 도시된 반도체 소자에 있어서 채널의 패터닝 형상에 따른 변형 특성을 설명하기 위한 평면도이다.
도 6c에 도시된 것과 같이, 일 실시예에서 제1 채널층(502) 및 제2 채널층(504)은 일 방향으로 연장되는 복수 개의 띠(stripe) 형상으로 패터닝된다. 이 경우, 제2 채널층(504)에는 그 하부의 층들과의 격자 상수의 차이로 인하여 일축이방성의 변형이 가해진다. 도 6d를 참조하면, 다른 실시예에서 제1 채널층(502) 및 제2 채널층(504)은 2차원 어레이(array) 형태로 배열된 복수 개의 패턴을 가진 형상, 예컨대, 사각형 패턴이 xy 평면상에서 x축 및 y축 각각의 방향으로 서로 이격되어 배열된 형상으로 패터닝된다. 이 경우 제2 채널층(504)에는 그 하부의 층들과의 격자 상수의 차이로 인한 등방성 변형이 가해진다.
변형의 종류에 따라 제2 채널층(504)에서의 전자 및 정공 이동도가 상이하므로, 적절한 형상의 패터닝을 통하여 제2 채널층(504)의 변형을 제어할 수 있다. 특히, 일축이방성 변형을 가하는 경우, 패터닝의 장축 방향에 따라 전자 및 정공의 이동도가 달라지므로 이를 이용하여 패터닝 방향을 적절히 결정할 수 있다. 예를 들어, 각각 [100] 또는 [110] 격자 방향으로 연장되는 복수의 띠 형상으로 제2 채널층(504)을 패터닝하여 전자 및 정공 이동도를 높일 수 있다. 또한, 제2 채널층(504)의 표면 방향 (100), (110), (111)에 따라 각각 가능한 인-플레인(in-plane) 방향이 상이할 수도 있다. 제2 채널층(504)이 압축 변형되는 경우와 인장 변형되는 경우 모두 동일한 방식으로 변형의 특성을 일축이방성 또는 등방성으로 제어할 수 있다.
도 7a 내지 7d는 또 다른 실시예에 따른 반도체 소자의 제조 방법의 각 단계를 나타내는 단면도이며, 도 7e는 도 7d에 도시된 반도체 소자의 평면도이다.
도 7a를 참조하면, 본 실시예에서는 도 2a를 참조하여 전술한 구조체에서 제1 채널층(202) 및 제2 채널층(204)의 상부에 하나 이상의 추가적인 제1 채널층(202', 202'') 및 하나 이상의 추가적인 제2 채널층(204', 204'')이 더 형성된다. 추가적인 제1 채널층(202', 202'') 및 추가적인 제2 채널층(204', 204'')은 서로 교번하여 위치하며, 그 결과 구조체는 제1 채널층(202, 202', 202'') 및 제2 채널층(202, 204', 204'')이 복수 회 반복하여 교대로 적층된 구조를 갖는다. 도면에 도시된 제1 채널층 및 제2 채널층의 개수는 단지 예시적인 것이며 실시예를 한정하는 것이 아니라는 점이 통상의 기술자에게 용이하게 이해될 것이다.
추가적인 제1 채널층(202', 202'') 및 제2 채널층(204', 204'')은, 제1 채널층(202) 및 제2 채널층(20)과 마찬가지로 에피택시 성장 방식으로 형성될 수 있다. 또한, 제1 채널층(202, 202', 202'')과 제2 채널층(202, 204', 204'')은 격자 상수의 차이가 없거나 아주 적은 물질로 이루어질 수 있다. 에를 들어, 제1 채널층(202, 202', 202'')은 갈륨비소(GaAs)로 이루어지며, 제2 채널층(202, 204', 204'')은 저마늄(Ge)으로 이루어질 수 있다.
다음으로, 도 7b 및 7c를 참조하면, 도 2b 및 2c를 참조하여 전술한 것과 동일한 방식으로 도 7a의 구조체를 산화물을 포함하는 접합층(205, 305)을 이용하여 실리콘(Si) 재질의 제2 기판(300)상에 웨이퍼 접합하며, 이후 ELO 공정을 통한 희생층(201)의 식각에 의하여 희생층(201)과 제1 기판(200)을 제거할 수 있다.
다음으로, 도 7d 및 7e를 참조하면, 제2 기판(300)상에 수직 적층된 구조체의 노출된 표면 중 일부 영역(1)에서 각각의 제2 채널층(202, 204', 204'') 사이의 제1 채널층(202, 202') 및 구조체 최상부 표면의 제1 채널층(202'')을 제거한다. 이 과정은 제2 채널층(202, 204', 204'')에 영향을 미치지 않으면서 제1 채널층(202, 202', 202'')만을 제거하는 선택성이 있는 식각 용액을 이용하여 수행될 수 있다. 동일한 방식으로, 구조체의 다른 일부 영역(2)에서는 각각의 제1 채널층(202, 202', 202'') 사이의 제2 채널층(202, 204') 및 제1 채널층(202)과 기판(300) 사이의 제2 채널층(204'')을 식각 용액을 이용하여 제거한다.
이때, 제1 채널층(202, 202', 202'')만 남겨진 영역(2)과 제2 채널층(202, 204', 204'')만 남겨진 영역(1)이 수평적으로 이격되도록 두 영역(1, 2) 사이의 영역(3)에서는 제1 채널층(202, 202', 202'') 및 제2 채널층(202, 204', 204'') 모두를 제거할 수도 있다. 그 결과, 영역(1)에서는 복수 개의 제2 채널층(202, 204', 204'')이 공중에 지지된 나노플레이트(nanoplate) 또는 나노와이어(nanowire) 형태의 채널이 형성되며, 다른 영역(2)에서는 마찬가지로 복수 개의 제1 채널층(202, 202', 202'')에 의한 나노플레이트 또는 나노와이어 형태의 채널이 형성된다.
도 7d의 단면도는 도 7e의 A-A'를 잇는 선분을 따른 단면을 나타내는 것으로서, 나노플레이트 또는 나노와이어 형태의 채널이 위치하는 영역(1, 2)을 제외한 양 옆의 인접 영역(1', 2')에서는 각각의 제1 채널층(202, 202', 202'') 사이의 제2 채널층(202, 204', 204'') 또는 각각의 제2 채널층(202, 204', 204'') 사이의 제1 채널층(202, 202')을 제거하지 않고, 다만 영역(1)에서 구조체 최상부 표면의 제1 채널층(202'')만을 제거한다. 그 결과, 상기 인접 영역(1', 2')은 그 사이의 영역(1, 2)의 나노플레이트 또는 나노와이어 형태의 채널을 지지하는 지지 구조체의 기능을 할 수 있다.
본 실시예에 의하면, 반도체 소자가 차지하는 면적(footprint)의 손실 없이 제1 채널층(202, 202', 202'')과 제2 채널층(202, 204', 204'')의 반복 적층 수에 의하여 CMOS 등 장치에서의 전류 매칭(current matching)이 가능한 이점이 있다.
이상에서 살펴본 본 발명은 도면에 도시된 실시예들을 참고로 하여 설명하였으나 이는 예시적인 것에 불과하며 당해 분야에서 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 실시예의 변형이 가능하다는 점을 이해할 것이다. 그러나, 이와 같은 변형은 본 발명의 기술적 보호범위 내에 있다고 보아야 한다. 따라서, 본 발명의 진정한 기술적 보호범위는 첨부된 청구범위의 기술적 사상에 의해서 정해져야 할 것이다.

Claims (18)

  1. 제1 기판상에, III-V족 화합물 또는 저마늄(Ge)으로 이루어지며 제1 반도체 특성을 가지는 제1 채널층을 형성하는 단계;
    상기 제1 채널층상에, III-V족 화합물 또는 저마늄(Ge)으로 이루어지며 상기 제1 반도체 특성과 상이한 제2 반도체 특성을 가지는 제2 채널층을 형성하는 단계;
    상기 제2 채널층상에, 산화물을 포함하는 접합층을 형성하는 단계;
    상기 접합층을 제2 기판에 접합시킴으로써, 상기 접합층, 상기 제2 채널층, 상기 제1 채널층 및 상기 제1 기판을 포함하는 구조체를 상기 제2 기판상에 적층하는 단계;
    상기 제2 기판상에 적층된 상기 제1 기판을 제거하는 단계; 및
    상기 제2 기판상에 적층된 상기 구조체의 일 영역으로부터 상기 제1 채널층을 제거하는 단계를 포함하는 반도체 소자의 제조 방법.
  2. 제1항에 있어서,
    상기 제1 채널층을 형성하는 단계는, 상기 제1 기판상에 희생층을 형성하는 단계를 포함하며,
    상기 제1 채널층은 상기 희생층상에 위치하고,
    상기 제1 기판을 제거하는 단계는, 상기 희생층을 식각에 의해 제거하는 단계를 포함하는 반도체 소자의 제조 방법.
  3. 제2항에 있어서,
    상기 희생층은 알루미늄비소(AlAs) 또는 인듐알루미늄비소(InAlAs)로 이루어지는 반도체 소자의 제조 방법.
  4. 제1항에 있어서,
    상기 제2 채널층을 형성하는 단계 전에, 상기 제1 채널층상에 배리어층을 형성하는 단계를 더 포함하는 반도체 소자의 제조 방법.
  5. 제4항에 있어서,
    상기 배리어층은 상기 제1 채널층 또는 상기 제2 채널층 중 하나 이상과 상이한 격자 상수를 갖는 반도체 소자의 제조 방법.
  6. 제4항에 있어서,
    상기 배리어층은 알루미늄갈륨비소(AlGaAs) 또는 인듐알루미늄비소(InAlAs)로 이루어지는 반도체 소자의 제조 방법.
  7. 제1항에 있어서,
    상기 제2 기판상에 적층하는 단계 전에, 상기 제2 기판상에 추가적인 접합층을 형성하는 단계를 더 포함하는 반도체 소자의 제조 방법.
  8. 제1항에 있어서,
    상기 제1 채널층을 형성하는 단계 및 상기 제2 채널층을 형성하는 단계는 복수 회 반복 수행되어, 상기 구조체는 상기 제1 채널층 및 상기 제2 채널층이 서로 교번하여 복수 회 적층된 구조를 갖는 반도체 소자의 제조 방법.
  9. 제1항에 있어서,
    상기 일 영역과 상이한 상기 구조체의 다른 영역으로부터 상기 제2 채널층을 제거하는 단계를 더 포함하는 반도체 소자의 제조 방법.
  10. 제1항에 있어서,
    상기 제1 채널층은 갈륨비소(GaAs) 또는 인듐갈륨비소(InGaAs)로 이루어지며, 상기 제2 채널층은 저마늄(Ge) 또는 갈륨비소(GaAs)로 이루어지는 반도체 소자의 제조 방법.
  11. 기판;
    상기 기판상에 위치하며 산화물을 포함하는 접합층;
    상기 접합층에 의해 상기 기판상에 접합되며, III-V족 화합물 또는 저마늄(Ge)으로 이루어지고 제1 반도체 특성을 가지는 제1 채널층; 및
    상기 기판의 표면으로부터 상기 제1 채널층보다 더 높이 위치하고, III-V족 화합물 또는 저마늄(Ge)으로 이루어지며 상기 제1 반도체 특성과 상이한 제2 반도체 특성을 가지는 제2 채널층을 포함하는 반도체 소자.
  12. 제11항에 있어서,
    상기 제1 채널층은 상기 기판과 상기 제2 채널층 사이에 위치하는 부분을 포함하는 반도체 소자.
  13. 제11항에 있어서,
    상기 제1 채널층 및 상기 제2 채널층 사이에 위치하는 배리어층을 더 포함하는 반도체 소자.
  14. 제13항에 있어서,
    상기 배리어층은 상기 제1 채널층 또는 상기 제2 채널층 중 하나 이상과 상이한 격자 상수를 갖는 반도체 소자.
  15. 제13항에 있어서,
    상기 배리어층은 알루미늄갈륨비소(AlGaAs) 또는 인듐알루미늄비소(InAlAs)로 이루어지는 반도체 소자.
  16. 제11항에 있어서,
    상기 제1 채널층상에 위치하는 하나 이상의 추가적인 제1 채널층 및 상기 제2 채널층상에 위치하는 하나 이상의 추가적인 제2 채널층을 더 포함하되, 상기 하나 이상의 추가적인 제1 채널층 및 상기 하나 이상의 추가적인 제2 채널층은 서로 교번하여 적층되는 반도체 소자.
  17. 제11항에 있어서,
    상기 제1 채널층은 갈륨비소(GaAs) 또는 인듐갈륨비소(InGaAs)로 이루어지며, 상기 제2 채널층은 저마늄(Ge) 또는 갈륨비소(GaAs)로 이루어지는 반도체 소자의 제조 방법.
  18. 제11항 내지 제17항 중 어느 한 항에 따른 반도체 소자를 포함하는 전계 효과 트랜지스터.
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