KR20150097503A - 결함 이동 및 격자 불일치된 에피택셜 막 - Google Patents

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Abstract

한 실시형태는 결정성의 격자 불일치된 에피택셜(EPI) 층을 성장시키기 위해 템플릿으로서 매우 얇은 층 나노 구조체(예를 들어, Si 또는 SiGe 핀)를 사용한다. 한 실시형태에서, 나노구조체와 EPI 층 간의 체적 비는 EPI 층이 나노구조체보다 더 두껍도록 하는 것이다. 일부 실시형태들에서, 나노구조체와 EPI 간에 매우 얇은 브리지 층이 포함된다. 한 실시형태는 핀들을 덮은(또는 핀들을 한번 덮었던) EPI 층들이 서로 반대로 극성이 주어진 CMOS 소자를 포함한다. 한 실시형태는 핀을 덮은(또는 핀을 한번 덮었던) EPI 층이 핀을 덮은(또는 핀을 한번 덮었던) 브리지 층과 반대로 극성이 주어진 CMOS 소자를 포함한다. 따라서, 각종 실시형태들은 EPI 층에서 (존재하게 남겨지거나 제거되는) 나노구조체로 결함들을 이동시키는 것이 개시된다. 다른 실시형태들이 본 명세서에 설명된다.

Description

결함 이동 및 격자 불일치된 에피택셜 막{DEFECT TRANSFERRED AND LATTICE MISMATCHED EPITAXIAL FILM}
예를 들어 실리콘(Si) 원소 기판들 상의 고품질 III-V 반도체들 또는 Si 기판들 상의 IV 반도체들을 개발함으로써 다양한 전자 및 광전자 소자들이 가능하게 될 수 있다. III-V 또는 IV 재료들의 성능 장점들을 달성할 수 있는 표면 층들은, 이에 제한되지는 않지만 안티몬화 인듐(InSb), 비화 인듐(InAs), 게르마늄(Ge) 및 실리콘 게르마늄(SiGe)과 같은 초고이동도(extremely high mobility) 재료들로 제조된, CMOS 및 양자 웰(QW; quantum well) 트랜지스터들과 같은 다양한 고성능 전자 소자들을 수용할 수 있다. 레이저, 검출기 및 광전지와 같은 광학 소자들은 또한, 이에 제한되지는 않지만 비화 갈륨(GaAs) 및 비화 인듐 갈륨(InGaAs)과 같은 각종 다른 직접 밴드갭(direct band gap) 재료들로 제조될 수 있다. 이들 소자들은 Si 기판의 사용이 비용 감소의 추가 장점을 가지므로 이들을 종래의 Si 소자들과 일체형으로(monolithically) 집적함으로써 추가로 강화될 수 있다.
하지만, Si 기판들 상에 III-V 및 IV 재료들을 성장시키는 것은 다수의 문제를 제공한다. III-V 반도체 에피택셜(EPI) 층과 Si 반도체 기판 사이 또는 IV 반도체 EPI 층과 Si 반도체 기판 사이의 격자 불일치, 무극성-상-극성(polar-on-nonpolar) 불일치 및 열적 불일치에 의해 결정 결함들이 생성된다. EPI 층과 기판 간의 격자 불일치가 수 %를 초과할 경우, 불일치에 의해 유도된 변형(strain)이 지나치게 크게 되고, EPI 막을 완화(relax)함으로써 EPI 층에서 결함들이 생성된다. 일단 막 두께가 임계 두께보다 더 두꺼울 경우(즉, 막이 이 두께 미만에서 완전히 변형되고 이 두께 초과에서 부분적으로 완화됨), 막과 기판 간 계면에서뿐만 아니라 EPI 막에서 불일치 전위들(misfit dislocations)을 생성함으로써 변형이 완화된다. EPI 결정 결함들은 쓰레딩 전위들(threading dislocations), 적층 결함들(stacking faults) 및 쌍정들(twins)의 형태로 될 수 있다. 다수의 결함들, 특히 쓰레딩 전위들 및 쌍정들은 반도체 소자가 제조되는 "소자 층"으로 전파되는 경향이 있다. 일반적으로, 결함 생성의 심한 정도(severity)는 III-V 반도체와 Si 기판 간의 또는 IV 반도체와 Si 기판 간의 격자 불일치의 양과 상관관계가 있다.
본 발명의 실시형태들의 특징들 및 장점들은 첨부 청구항들, 후속하는 하나 이상의 예시적 실시형태들의 상세한 설명, 및 대응하는 도면들로부터 명백하게 될 것이다.
도 1a-1f는 브리지(bridge) 층을 포함하는 본 발명의 한 실시형태 및 브리지 층이 제거된 다른 실시형태를 포함한다.
도 2a-2b는 본 발명의 핀 기반 (EPI) 층 실시형태들의 TEM(transmission electron microscope) 이미지들을 기초로 한 도면들을 포함한다.
도 3a-3g는 본 발명의 한 실시형태의 CMOS(complementary metal-oxide-semiconductor) 장치를 포함한다.
도 4a-4g는 본 발명의 한 실시형태의 CMOS 장치를 포함한다.
도 5는 본 발명의 한 실시형태의 방법을 포함한다.
도 6은 본 발명의 한 실시형태의 CMOS 관련 방법을 포함한다.
도 7은 본 발명의 한 실시형태의 CMOS 관련 방법을 포함한다.
후속하는 설명에서, 다수의 특정 상세사항들이 서술되지만, 본 발명의 실시형태들은 이들 특정 상세사항들 없이도 실시될 수 있다. 본 설명의 이해를 모호하게 하지 않기 위해, 공지된 회로들, 구조들 및 기술들은 상세히 도시되지 않았다. "한 실시형태", "각종 실시형태들" 등은 그렇게 설명된 실시형태(들)가 특정 특징부들, 구조들 또는 특성들을 포함할 수 있지만, 반드시 모든 실시형태가 특정 특징부들, 구조들 또는 특성들을 포함하지는 않음을 나타낸다. 일부 실시형태들은 다른 실시형태들을 위해 설명된 특징부들의 일부 또는 전부를 가질 수 있거나 전혀 가지지 않을 수 있다. "제1", "제2", "제3" 등은 공통 대상물을 설명하며, 유사한 대상물들의 상이한 사례들을 지칭하는 것을 나타낸다. 그러한 형용사들은 상기와 같이 설명된 대상물들이 시간적으로, 공간적으로, 서열에 있어서, 또는 임의의 다른 방식에 있어서 주어진 순서이어야 함을 시사하지는 않는다. "접속된"은 요소들이 서로 직접 물리적 및 전기적으로 접촉함을 나타낼 수 있고, "연결된"은 요소들이 서로 협조하거나 상호작용하지만, 직접 물리적 또는 전기적으로 접촉할 수 있거나 접촉하지 않을 수 있음을 나타낼 수 있다. 또한, 상이한 도면들에서 동일하거나 유사한 부분들을 지정하기 위해 유사하거나 동일한 번호들을 사용할 수 있지만, 그렇게 한다고 해서 유사하거나 동일한 번호들을 포함하는 모든 도면들이 단일의 또는 동일한 실시형태를 구성하는 것을 의미하지는 않는다.
격자 불일치된 구성들에 대한 종래의 기술은 기판과 관심 층들(III-V 재료들 등을 포함하는 소자 층들) 간의 격자 상수 차이를 메우는(bridge) 두꺼운 버퍼들(예를 들어, 0.5 ㎛ 이상의 두께를 가짐)의 퇴적을 수반한다. 그러한 종래의 기술들에서는, 두꺼운 버퍼 내에서 결함들을 서로에게 "구부려서(bend)" 결함들이 소멸되도록 하기 위해 복잡한 어닐링들 및 조성 구배 공정(compositional grading process)들이 사용된다. 다수의 두꺼운 버퍼 기술들은 시간 소모가 크고, 고가이며, 바람직하지 않은 버퍼의 표면 거칠기(surface roughness)를 포함하고, 최소 결함 밀도가 여전히 높게 유지된다.
다른 종래의 기술은 종횡비 포획(ART; Aspect Ratio Trapping)을 포함한다. ART는 특정 각도로 상향 전파되는 쓰레딩 전위들을 기반으로 한다. ART에서, 트렌치는, 결함들이 트렌치의 측벽 상에서 종결되어 종단들(terminations) 위의 임의의 층에 결함이 없도록 충분히 높은 종횡비로 만들어진다.
한 실시형태는 상술한 종래의 방법들과 상이하다. 예를 들어, 한 실시형태는 결정성의 격자 불일치된 EPI 층(a crystalline, non-lattice matched, EPI layer)을 성장시키기 위해 템플릿(template)으로서 매우 얇은 층 나노구조체(예를 들어, Si 또는 SiGe 나노구조체)를 사용한다. 나노구조체/EPI 층들 간의 체적 비는, 예를 들어 얇은 평면 EPI 층을 갖는 두꺼운 기판을 포함하는 좀더 종래의 방법들의 반대이다. 이는 변형 및 가능하게는 결함들을 (종래의 방법들에서 종종 보이는) EPI 층에서 아래의 나노구조체로 이동시킬 수 있다. 즉, 일부 실시형태들(하지만 모든 실시형태들은 아님)에서, EPI 층은 아래의 구조체(예를 들어, 핀)보다 더 두껍다.
한 실시형태는 EPI 층에 비해 절연체 위의 실리콘이 매우 얇은 SOI(silicon on insulator)를 포함할 수 있다. 하지만, 다른 실시형태에서는 SOI를 사용하지 않는다. 대신(또는 SOI에 추가하여), 현대의 제조 공정들과 양립가능한 실시형태는 수평 기판을 향해 도달하는(즉, 수평 기판에 직각인 장축을 갖는) 대체로 "수직인" 핀을 사용한다. 제조상의 용이성에 추가하여, 핀 기반 실시형태는 또한 핀의 양 측면 상에 EPI 퇴적을 가능하게 한다. 핀의 양 측면 상의 성장은 EPI의 절반이 핀의 각 측면 상에 성장하는 것을 가능하게 하여 더 큰 체적의 장점(즉, 핀 재료의 더 낮은 체적에 대한 EPI의 높은 체적)을 총체적으로(다수의 핀 벽들 상에 성장한 EPI 간에) 달성한다.
도 1a-1f는 브리지 층을 포함하는 본 발명의 한 실시형태(뿐만 아니라 브리지 층이 제거된 선택적인 실시형태들)를 포함한다. 도 5는 본 발명의 한 실시형태의 방법을 포함한다. 도 1a-1f 및 도 5는 하기에 논의된다.
블록 505에서, 핀(105)이 형성된다(도 1a). 핀(105)은 직접 또는 간접적으로 기판(104)에 연결된다. 한 실시형태에서, 핀(105)은 STI(shallow trench isolation) 부분들에 인접할 수 있지만, 다른 실시형태들에서는 그러한 절연 부분들이 포함되지 않는다. 블록 510에서 브리지 층(106)은 핀(105) 위에 형성된다(도 1b). 이러한 선택적 단계는 EPI 층(예를 들어, III-V 또는 IV 재료)이 핀(105)(예를 들어, Si 또는 SiGe 핀) 바로 위에 성장할 수 없을 경우 바람직할 수 있다. 브리지 층(106)은, 예를 들어 결함들을 핀으로 몰아넣음(driving)으로써 핀(105)의 격자 상수를 변화시킬 수 있다. 브리지 층은, 예를 들어 브리지 층의 두께(예를 들어, 30-40 nm 미만) 대 종래의 버퍼 두께(예를 들어, 0.5 ㎛ 초과) 때문에 두꺼운 버퍼 층들과 상이하다. 선택사항으로서, 한 실시형태에서, 블록 515(선택적인 속성을 나타내기 위해 파선으로 도시됨)에서, 핀(105) 및 브리지 층(106)을 어닐링하여 핀(105)과 브리지 층(106) 간의 임의의 격자 불일치를 줄이거나 제거한다(도 1c). 블록 520(도 1d)에서, EPI 층(107)을 브리지 층(106) 위에(또는 브리지 층이 사용되지 않을 경우 핀(105) 바로 위에) 형성한다. EPI 층(107)은, 예를 들어, Ge, SiGe, GaAs, AlGaAs, InGaAs, InAs 및 InSb와 같은 IV 또는 III-V 재료를 포함하는 채널 재료로서 작용할 수 있다.
도 2a-2b는 본 발명의 핀 기반 (EPI) 층 실시형태들의 TEM(transmission electron microscope) 이미지들을 기초로 한 도면들을 포함한다. 도 2a는 Si 핀(205) 상의 InAs EPI 막(207)을 포함하며 둘 간의 격자 불일치는 11%이다. EPI(207)는 거의 결함이 없다. 도 2a에는 브리지 층이 존재하지 않는다.
도 2b는 Si 핀(205) 상의 Ge EPI 층(207)(좌측 부분은 207L로 지칭되며 우측 부분은 207R로 지칭되고, 총체적으로 요소(207)로 지칭됨)을 포함한다. EPI(207)는 결함이 완전히 없을 수는 없지만, Ge가 평면 Si 바로 위에 성장한 경우보다 상당히 더 적은 결함들을 포함할 수 있다. Si 핀은 Ge EPI(207)과의 계면에서의 그의 상부 근방에서 변형된다. 도 2b에는 브리지 층이 존재하지 않는다. 도 2a 및 도 2b 모두에서 핀(205)은 매우 작고 EPI 층(207)은 핀(또는 핀의 일부들)보다 더 크며(또는 폭이 유사하며) Si 핀은 변형된다. 도 2b에서 "좌측" EPI 벽(207L) 및 "우측" EPI 벽(207R)은 핀 장축/수직 축(230)에 의해 분할된다. 수평 면(231)은 축(230)에 직각이며 핀(205), 및 207L과 207R의 측벽들과 교차한다. 면(231)을 따르는 핀(205)의 표면적은 동일한 면을 따르는 벽들(207L 및 207R)의 총체적인 총 표면적보다 더 적다. 하지만, 다른 실시형태들에서는 반드시 그렇지만은 않다(예를 들어, 도 2a는 EPI 층이 핀에 비해 훨씬 더 얇음을 도시한다). 일부 실시형태들에서, EPI/핀의 더 높은 체적 비는 결함들 및 변형을 EPI 층에서 핀으로 몰아넣을 수 있다.
이러한 관점에서, 웨이퍼들은 예를 들어 트랜지스터들을 형성하기 위한 종래의 가공 기술들을 통해 보내질 수 있다. 하지만, 다른 실시형태들에서, 핀이 제거될 수 있다. 핀이 변형되고 결함들을 형성하기 시작할 경우, 결함들은 소자 성능을 열화시킬 누설 경로를 형성할 수 있다. 그러한 핀은 누설 전류를 감소시키기 위해 제거될 수 있다. 또한, 실리콘의 결함 품질과 상관없이, 안에 핀을 남기는 것은 정전기를 악화시킬 수 있고, 따라서, 정전기가 염려되는 곳의 핀을 제거할 수 있다.
핀 제거에 있어서, 도 5의 블록 525에서 STI를 핀의 상부 높이까지 또는 더 높게 퇴적한 다음 핀(105)의 상부를 통해 아래로 연마할 수 있다(도 1e). 이는 핀(105) 및 브리지 층(106)을 노출시켜, 핀 및/또는 브리지 층의 일부들이 예를 들어 습식 식각을 통해 제거될 수 있다(블록 530). 이는 도 1f의 실시형태에서 STI 상에 2개의 에피택셜 부분들(107)을 남길 것이다. 나머지 부분들은 이전에 핀에 포함된 트렌치로부터 등거리일 수 있다. 즉, 거리(110)는 거리(111)와 대체로 동일할 수 있다. 이어서, 가공을 재개할 수 있다.
도 3a-3g는 본 발명의 한 실시형태의 CMOS 장치를 포함한다. 도 6은 본 발명의 한 실시형태의 CMOS 관련 방법을 포함한다. 도 3a-3g 및 도 6은 하기에 논의된다.
한 실시형태는 CMOS 장치를 포함한다. 예를 들어, EPI 퇴적 단계가 존재할 경우, 어떤 극성의 EPI가 퇴적되는 지를 결정하기 위해 산화물 하드 마스크를 퇴적 및 사용할 수 있다. 블록 605에서 핀들(305, 315)이 형성된다(도 3a). 핀들(305, 315)은 직접 또는 간접적으로 기판(304)에 연결된다. 한 실시형태에서, 핀들(305, 315)은 STI 부분들에 인접할 수 있지만, 다른 실시형태들에서는 그러한 절연 부분들이 포함되지 않는다. 블록 610에서 핀들(305, 315) 위에 브리지 층들(306, 316)이 형성된다(도 3b). 이러한 선택적인 단계는 EPI 층(예를 들어, III-V 또는 IV 재료)가 핀들(305, 315)(예를 들어, Si 또는 SiGe 핀) 바로 위에 성장할 수 없을 경우 바람직할 수 있다. 브리지 층들(306, 316)은, 예를 들어 결함들을 핀들에 몰아넣음으로써 핀들(305, 315)의 격자 상수를 변화시킬 수 있다. 선택 사항으로서, 한 실시형태에서, 블록 615(선택적인 속성을 나타내기 위해 파선으로 도시됨)에서 핀들(305, 315) 및 브리지 층들(306, 316)을 어닐링하여 핀들과 브리지 층들 간의 임의의 격자 불일치를 감소시키거나 제거한다(도 3c). 블록 620에서, 산화물을 층들(306, 316) 상에 퇴적한 다음 리소그래피 단계를 수행하여 포토레지스트를 패터닝한다. 포토레지스트를 이용하여 층(306)에서 산화물을 제거하여, 층(316) 위에 산화물(320)을 갖는 도 3d의 실시형태를 생성한다. EPI(307)를 형성할 수 있으며(도 3e), 이어서 블록 625에서, 하드 마스크를 제거하고 핀(305), 브리지 층(306), EPI(307)에 대해 공정을 반복하여 EPI(317)를 형성할 수 있다(도 3f). CMOS 소자를 생성하기 위해 EPI(307)는 EPI(317)와 반대 극성을 가질 수 있다(도 3g).
도 4a-4g는 본 발명의 한 실시형태의 CMOS 장치를 포함한다. 도 7은 본 발명의 한 실시형태의 CMOS 관련 방법을 포함한다. 도 4a-4g 및 도 7은 하기에 논의된다.
이 실시형태에서, CMOS 소자를 구성하기 위해 상이한 극성의 2개의 EPI 층들을 퇴적하는 것 대신에(예를 들어, 도 3a-3g), 다른 반대로 도핑된 브리지 층 또는 EPI 층의 반대 극성/채널로서 브리지 층이 사용된다. 블록 705에서, 핀들(405, 415), 브리지 층들(406, 416) 및 EPI 층들(407, 417)이 제공되며(도 4a) 상술한 바와 같이 형성될 수 있다. 블록 710에서, 핀 높이 또는 그 이상에 도달하도록 STI가 추가될 수 있으며, 이어서, 도 4b에 도시된 바와 같이 (예를 들어, 식각을 통해) 핀들(405, 415)이 드러난다. 블록 715에서, 공정은 핀(415)/브리지 층(416)/EPI 층(417) 위에 마스크(420)(예를 들어, 한 실시형태에서는 포토레지스트를 사용할 수 있지만, 다른 실시형태들에서는 이에 제한되지 않으며, 산화물 등을 포함할 수 있음)를 퇴적하여(도 4c) 브리지 층(406) 및 핀(405)을 식각 제거하여(도 4d), 도핑될 수 있는 제1 채널 재료("채널 1")로서 작용할 수 있는 EPI(407)를 남긴다. 블록 720에서, EPI(407)(채널 1, 도 4d에 도시된 바와 같음) 위에 마스크(420)를 배치하고 EPI(417) 및 Si(415)을 식각 제거하여(EPI(417)에 의해 점유된 이전 영역을 산화물, 절연체 및/또는 금속 등으로 교체한 도 4f), EPI(407)(채널 1)가 브리지 층(416)("채널 2")과 반대 극성인 CMOS 소자가 드러난다(도 4g). 이 실시형태에서, 브리지 층은 한 소자를 위한 채널 재료이며 EPI 층은 다른 소자를 위한 채널 재료이다. 한 실시형태에서, 2개의 반대로 도핑된 브리지 층들을 사용하여 CMOS 소자를 형성할 수 있다. 한 실시형태에서는 2개의 반대로 도핑된 EPI 층들을 사용하여 CMOS 소자를 형성할 수 있다. 한 실시형태에서, 도핑된 채널은 소스(예를 들어, 도시되지는 않았지만 핀(405)의 다른 부분 상에 또는 다른 부분에 배치되어 도 4g의 전경에 존재함) 및 드레인(예를 들어, 도시되지는 않았지만 핀(405)의 다른 부분 상에 또는 다른 부분에 배치되어 도 4g의 배경에 존재함)에 연결될 수 있다.
따라서, 각종 실시형태들이 위에서 설명되었다. 예를 들어, 한 실시형태에서, 핀은 EPI가 핀의 상부 상에 존재하고 핀이 변형되도록 온전하게 남아 있다. 핀이 식각 제거된 경우에, 소스/드레인 영역들을 위한 핀 부분들은 여전히 남아있을 수 있다. 다른 실시형태에서, EPI 및/또는 브리지 층 측벽들은 핀으로부터 또는 핀이 이전에 있었던 곳에서 등거리에 배치될 수 있다. 각종 실시형태들에서, 평면 기판 또는 두꺼운 핀 위에 EPI를 형성하는 것에 비해 결함들이 상당히 감소한다.
한 실시형태는: 핀 상부, 및 핀 상부로부터 기판을 향해 연장되는 대향 핀 측벽 부분들을 포함하는 핀 구조체; 대향 핀 측벽 부분들과 각각 직접 접촉하는 대향 브리지 층 측벽 부분들을 포함하는 브리지 층; 및 대향 브리지 층 측벽 부분들과 각각 직접 접촉하는 대향 EPI 측벽 부분들을 포함하는 EPI 층을 포함하는 장치를 포함하며; 여기서 브리지 층과 핀 구조체 간의 격자 상수 불일치는 브리지 층과 EPI 층 간의 격자 상수 불일치 미만이다. 일부 실시형태들에서, 핀은 기판에 도달하지만, 다른 실시형태들에서는 그렇지 않다. 일부 실시형태들에서, 브리지 층이 사용되지 않는다. 일부 실시형태들에서, EPI 층, 브리지 층 및 핀의 격자 상수들은 어닐링으로 인해 또는 어닐링 없이도 모두 동일하다. 하지만, 다른 실시형태들에서, EPI 층, 브리지 층 및 핀의 각각의/일부의 격자 상수들은 상이하다.
한 실시형태에서, EPI 층은 IV 및 III-V 재료 중 하나를 포함하는 EPI 재료를 포함하고, 핀 구조체는 실리콘을 포함하는 핀 구조체 재료(예를 들어, SiGe)를 포함하며, 브리지 층은 핀 구조체 재료 및 EPI 재료 중 어느 하나와 상이한 브리지 층 재료를 포함한다. 예를 들어, 핀은 SixGe1 -x를 포함할 수 있고 브리지 층은 SiyGe1-y를 포함할 수 있으며, 여기서 x는 y와 상이하다.
한 실시형태는: 핀 상부, 및 핀 상부로부터 기판을 향해 연장되는 대향 핀 측벽 부분들을 포함하는 핀 구조체; 대향 핀 측벽 부분들과 각각 직접 접촉하는 대향 브리지 층 측벽 부분들을 포함하는 브리지 층; 및 대향 브리지 층 측벽 부분들과 각각 직접 접촉하는 대향 EPI 측벽 부분들을 포함하는 에피택셜(EPI) 층을 포함하는 장치를 포함하고; 여기서 브리지 층과 핀 구조체 간의 격자 상수 차이는 브리지 층과 EPI 층 간의 격자 상수 차이 미만이다. 한 실시형태에서, EPI 층은 IV족 재료 및 III-V족 재료 중 하나를 포함하는 EPI 재료를 포함하고, 핀 구조체는 실리콘을 포함하는 핀 구조체 재료를 포함하며, 브리지 층은 핀 구조체 재료 및 EPI 재료 중 어느 하나와 상이한 브리지 층 재료를 포함한다. 한 실시형태에서, EPI 층은 트랜지스터의 채널에 포함되고 트랜지스터의 소스 및 드레인에 연결된다. 한 실시형태에서, 기판은 SOI(silicon on insulator) 구성을 포함하지 않는다. 한 실시형태에서, EPI 층은 트랜지스터의 채널에 포함되며 트랜지스터의 소스 및 드레인에 연결되고, 소스 및 드레인은 모두 핀 구조체와 직접 접촉한다. 한 실시형태에서, 핀은 핀 상부에 인접한 변형의 집중부(concentration of strain)를 포함한다. 한 실시형태에서, EPI 층은 EPI 층과 브리지 층 간의 전체 경계를 따라 결함들이 없다. 한 실시형태에서, 핀의 수직 장축에 직각인 단일 면은 제1 영역 위의 핀 및 제2 영역 위의 EPI 측벽들과 교차하며 제2 영역은 제1 영역보다 더 크다. 한 실시형태에서, 핀은 기판과 일체형(monolithic)이며 EPI 층 측벽 부분들은 서로 일체형이다. 한 실시형태는: 제1 격자 상수, 및 핀 상부에서 기판까지 연장되는 추가적인 대향 핀 측벽 부분들을 포함하는, 핀 구조체 인근의 추가 핀 구조체; 및 제1 격자 상수, 및 추가적인 대향 핀 측벽 부분들과 각각 직접 접촉하는 추가적인 대향 브리지 층 측벽 부분들을 포함하는 추가 브리지 층을 포함하고; 여기서 EPI 층은 제1 극성을 갖고, 추가 브리지 층은 제1 극성과 반대인 제2 극성을 갖고, EPI 층 및 추가 브리지 층은 CMOS 소자에 포함된다. 한 실시형태는: 제1 격자 상수, 및 핀 상부에서 기판까지 연장되는 추가적인 대향 핀 측벽 부분들을 포함하는, 핀 구조체 인근의 추가 핀 구조체; 제1 격자 상수, 및 추가적인 대향 핀 측벽 부분들과 각각 직접 접촉하는 추가적인 대향 브리지 층 측벽 부분들을 포함하는 추가 브리지 층; 및 제2 격자 상수, 및 추가적인 대향 브리지 층 측벽 부분들과 각각 직접 접촉하는 추가적인 대향 EPI 측벽 부분들을 포함하는 추가 EPI 층을 포함하고; 여기서 EPI 층은 제1 극성을 갖고, 추가 EPI 층은 제1 극성과 반대인 제2 극성을 갖고, EPI 층 및 추가 EPI 층은 CMOS 소자에 포함된다. 한 실시형태에서, 브리지 측벽 층들은 핀 구조체로부터 등거리이다.
한 실시형태는: 제1 트렌치, 및 제1 트렌치에 인접한 제2 트렌치를 포함하는 층간 유전체; 제1 트렌치의 측벽을 따라 형성된 제1 층 - 제1 층은 III-V족 재료 층 및 IV족 재료 층 중 하나를 포함함 - 을 포함하는 적어도 하나의 반도체 채널; 및 제2 트렌치의 측벽을 따라 형성된 제2 층 - 제2 층은 III-V족 재료 층 및 IV족 재료 층 중 하나를 포함함 - 을 포함하는 적어도 하나의 반도체 채널을 포함하며; 상기에서, 두 채널 모두 CMOS 트랜지스터 소자에 사용되며 제1 및 제2 층들은 에피택셜(EPI)이다. 한 실시형태에서, 제1 층은 제2 층의 반대 극성을 갖는다. 한 실시형태는: 층간 유전체가 위에 형성된 기판을 포함하며, 여기서, 제1 층은 제1 격자 상수를 갖고, 제2 층은 제2 격자 상수를 가지며, 기판은 제1 및 제2 격자 상수들 중 적어도 하나와 상이한 제3 격자 상수를 갖는다. 한 실시형태에서, 제1 및 제2 트렌치들은 핀들 상에 그리고 핀들 바로 위에 형성된다. 한 실시형태는: 제1 트렌치의 다른 측벽을 따라 형성된 제3 층 - 제3 층은 III-V족 재료 층 및 IV족 재료 층 중 하나를 포함함 -; 제2 트렌치의 다른 측벽을 따라 형성된 제4 층 - 제4 층은 III-V족 재료 층 및 IV족 재료 층 중 하나를 포함함 - 을 포함하고; 여기서, 제1 및 제3 층들은 제1 트렌치로부터 대체로 등거리이고 제2 및 제4 층들은 제2 트렌치로부터 대체로 등거리이다. 한 실시형태에서, 제1 층은 III-V족 재료 층을 포함하고; 제2 층은 IV족 재료 층을 포함한다.
한 실시형태는: 제1 격자 상수를 포함하며 핀 상부, 및 핀 상부로부터 기판을 향해 연장되는 대향 핀 측벽 부분들을 포함하는 핀 구조체; 대향 핀 측벽 부분들과 각각 직접 접촉하는 대향 EPI 측벽 부분들을 포함하는, 제1 격자 상수와 상이한 제2 격자 상수를 포함하는 에피택셜(EPI) 층을 포함하고; 여기서 (a) EPI 층은 IV 및 III-V 재료 중 하나를 포함하고, (b) 핀 구조체는 실리콘을 포함하며, (c) EPI 층은 트랜지스터의 채널에 포함된다. 한 실시형태에서, 핀은 핀 상부에 인접한 변형의 집중부를 포함하고, EPI 층은 EPI 층과 핀 구조체 간의 전체 경계를 따라 결함들이 없다.
한 실시형태는: 기판상에 존재하며 추가 트렌치 및 핀 중 하나 상에 그리고 추가 트렌치 및 핀 중 하나의 바로 위에 형성된 트렌치를 포함하는 층간 유전체; 및 IV족 재료 및 III-V족 재료 중 하나를 포함하는, 트렌치의 측벽을 따라 형성된 에피택셜(EPI) 층을 포함하고; 여기서, EPI 층 및 기판은 상이한 격자 상수들을 갖는다. 한 실시형태에서, EPI 층은 III-V족 재료를 포함한다. 한 실시형태에서, 핀 상에 그리고 핀 바로 위에 트렌치가 형성된다. 한 실시형태에서, EPI 층은 트렌치의 측벽과 추가 트렌치 및 핀 중 하나의 측벽 사이에 전체가 포함된다. 한 실시형태에서, 트렌치의 추가 측벽을 따라 형성된 추가 EPI 층은 IV족 재료 및 III-V족 재료 중 다른 하나를 포함하고; 여기서 추가 EPI 층 및 기판은 상이한 격자 상수들을 갖는다. 한 실시형태에서, EPI 층 및 추가 EPI 층은 트렌치로부터 대체로 등거리이다.
한 실시형태는: 기판을 향해 연장되는 대향 제1 측벽 부분들을 포함하는 제1 트렌치 구조체; 제1 측벽 부분들 중 하나 상에 형성된 브리지 층 측벽 부분을 포함하는 브리지 층; 기판을 향해 연장되는 대향 제2 측벽 부분들을 포함하는 제2 트렌치 구조체; 및 제2 측벽 부분들 중 하나 상에 각각 형성된 EPI 층 측벽 부분을 포함하는 EPI 층을 포함하는 장치를 포함하고; 여기서 브리지 층 측벽 부분은 제1 트랜지스터 채널에 포함된다. 한 실시형태에서, EPI 층 측벽 부분은 제1 트랜지스터 채널의 반대 극성을 갖는 제2 트랜지스터 채널에 포함된다. 한 실시형태에서, EPI 층 측벽 부분은 제2 트랜지스터 채널에 포함되고 브리지 층은 EPI 층의 반대 극성을 갖는다. 한 실시형태에서, EPI 층 및 브리지 층은 상이한 격자 상수들을 갖는다. 한 실시형태에서, 제1 및 제2 트렌치 구조체들은 각각 실리콘 핀에 연결된다. 한 실시형태에서, 브리지 층은 제1 측벽 부분들 중 하나 상에 형성된 추가 브리지 층 측벽 부분을 포함하고; EPI 층은 제2 측벽 부분들 중 하나 상에 형성된 추가 EPI 층 측벽 부분을 포함하며; 제1 측벽 부분들은 제1 트렌치 구조체로부터 등거리이며 제2 측벽 부분들은 제2 트렌치 구조체로부터 등거리이다.
본 발명의 실시형태들의 전술한 설명은 예시 및 설명의 목적을 위해 제공되었다. 이는 총망라하거나 또는 본 발명을 개시된 정확한 형태들로 제한하는 것으로 의도되지 않는다. 상기 설명 및 후속하는 청구항들은, 설명 목적만을 위해 사용되며 제한하는 것으로 해석되지 않는, 좌측, 우측, 상부, 하부, 위에, 아래에, 상부의, 하부의, 제1, 제2 등과 같은 용어들을 포함한다. 예를 들어, 상대적인 수직 위치를 명명하는 용어들은 기판 또는 집적 회로의 소자 측(또는 활성 면)이 그 기판의 "상부" 면인 상황을 지칭하고; 기판은, 기판의 "상부" 측이 표준 측지 좌표계(standard terrestrial frame of reference)의 "하부" 측보다 더 낮을 수 있고 용어 "상부"의 의미에 여전히 속하도록 사실상 임의의 배향으로 될 수 있다. 본 명세서(청구항들 포함)에 사용된 용어 "상(on)"은, 구체적으로 서술되지 않으면, 제2 층 "상"의 제1 층이 제2 층 바로 위에 존재하고 제2 층과 직접 접촉하는 것을 나타내지 않으며; 제1 층과 제1 층상의 제2 층 사이에 제3 층 또는 다른 구조체가 존재할 수 있다. 본 명세서에 설명된 소자 또는 물품의 실시형태들은 다수의 위치들 및 배향들로 제조, 사용 또는 선적될 수 있다. 통상의 기술자들은 위의 교시의 관점에서 다수의 변형들 및 변경들이 가능함을 이해할 수 있다. 통상의 기술자들은 도면들에 도시된 각종 구성요소들에 대한 각종 균등한 조합들 및 대체물들을 인식할 것이다. 따라서, 본 발명의 범위는 상기 상세한 설명에 의해서가 아니라 본 발명에 첨부된 청구항들에 의해 한정되는 것으로 의도된다.

Claims (26)

  1. 핀 상부, 및 상기 핀 상부로부터 기판을 향해 연장되는 대향 핀 측벽 부분들을 포함하는 핀 구조체(fin structure);
    상기 대향 핀 측벽 부분들과 각각 직접 접촉하는 대향 브리지 층 측벽 부분들을 포함하는 브리지 층; 및
    상기 대향 브리지 층 측벽 부분들과 각각 직접 접촉하는 대향 EPI 측벽 부분들을 포함하는 에피택셜(EPI) 층
    을 포함하며,
    상기 브리지 층과 핀 구조체 간의 격자 상수 차이는 상기 브리지 층과 상기 EPI 층 간의 격자 상수 차이 미만인 장치.
  2. 제1항에 있어서, 상기 EPI 층은 IV족 재료 및 III-V족 재료 중 하나를 포함하는 EPI 재료를 포함하고, 상기 핀 구조체는 실리콘을 포함하는 핀 구조체 재료를 포함하고, 상기 브리지 층은 상기 핀 구조체 재료 및 상기 EPI 재료 중 어느 하나와 상이한 브리지 층 재료를 포함하는 장치.
  3. 제2항에 있어서, 상기 EPI 층은 트랜지스터의 채널에 포함되고 상기 트랜지스터의 소스 및 드레인에 연결되는 장치.
  4. 제3항에 있어서, 상기 기판은 SOI(silicon on insulator) 구성을 포함하지 않는 장치.
  5. 제2항에 있어서, 상기 EPI 층은 트랜지스터의 채널에 포함되고 상기 트랜지스터의 소스 및 드레인에 연결되고, 상기 소스 및 드레인은 모두 상기 핀 구조체와 직접 접촉하는 장치.
  6. 제2항에 있어서, 상기 핀은 상기 핀 상부에 인접한 변형의 집중부(concentration of strain)를 포함하는 장치.
  7. 제2항에 있어서, 상기 EPI 층은 상기 EPI 층과 상기 브리지 층 간의 전체 경계를 따라 결함들이 없는 장치.
  8. 제1항에 있어서, 상기 핀의 수직 장축에 직각인 단일 면이 제1 영역 위의 상기 핀 및 제2 영역 위의 상기 EPI 측벽들과 교차하고, 상기 제2 영역은 상기 제1 영역보다 더 큰 장치.
  9. 제1항에 있어서, 상기 핀은 상기 기판과 일체형(monolithic)이고, 상기 EPI 층 측벽 부분들은 서로 일체형인 장치.
  10. 제1항에 있어서,
    제1 격자 상수, 및 상기 핀 상부에서 기판까지 연장되는 추가적인 대향 핀 측벽 부분들을 포함하는, 상기 핀 구조체에 인접한 추가 핀 구조체; 및
    상기 제1 격자 상수, 및 상기 추가적인 대향 핀 측벽 부분들과 각각 직접 접촉하는 추가적인 대향 브리지 층 측벽 부분들을 포함하는 추가 브리지 층
    을 포함하고,
    상기 EPI 층은 제1 극성을 갖고, 상기 추가 브리지 층은 상기 제1 극성과 반대인 제2 극성을 갖고, 상기 EPI 층 및 상기 추가 브리지 층은 CMOS 소자에 포함되는 장치.
  11. 제1항에 있어서,
    제1 격자 상수, 및 상기 핀 상부에서 기판까지 연장되는 추가적인 대향 핀 측벽 부분들을 포함하는, 상기 핀 구조체에 인접한 추가 핀 구조체;
    상기 제1 격자 상수, 및 상기 추가적인 대향 핀 측벽 부분들과 각각 직접 접촉하는 추가적인 대향 브리지 층 측벽 부분들을 포함하는 추가 브리지 층; 및
    제2 격자 상수, 및 상기 추가적인 대향 브리지 층 측벽 부분들과 각각 직접 접촉하는 추가적인 대향 EPI 측벽 부분들을 포함하는 추가 EPI 층
    을 포함하고,
    상기 EPI 층은 제1 극성을 갖고, 상기 추가 EPI 층은 상기 제1 극성과 반대인 제2 극성을 갖고, 상기 EPI 층 및 상기 추가 EPI 층은 CMOS 소자에 포함되는 장치.
  12. 제1항에 있어서, 상기 브리지 측벽 층들은 상기 핀 구조체로부터 등거리인 장치.
  13. 제1 트렌치, 및 상기 제1 트렌치에 인접한 제2 트렌치를 포함하는 층간 유전체;
    상기 제1 트렌치의 측벽을 따라 형성된 제1 층을 포함하는 적어도 하나의 반도체 채널 - 상기 제1 층은 III-V족 재료 층 및 IV족 재료 층 중 하나를 포함함 - ; 및
    상기 제2 트렌치의 측벽을 따라 형성된 제2 층을 포함하는 적어도 하나의 반도체 채널 - 상기 제2 층은 III-V족 재료 층 및 IV족 재료 층 중 하나를 포함함 -
    을 포함하고;
    두 채널은 CMOS 트랜지스터 소자에 사용되며 상기 제1 및 제2 층들은 에피택셜(EPI)인 장치.
  14. 제13항에 있어서, 상기 제1 층은 상기 제2 층의 반대 극성을 갖는 장치.
  15. 제14항에 있어서,
    상기 층간 유전체가 위에 형성된 기판
    을 포함하고;
    상기 제1 층은 제1 격자 상수를 갖고, 상기 제2 층은 제2 격자 상수를 가지며, 상기 기판은 상기 제1 및 제2 격자 상수들 중 적어도 하나와 상이한 제3 격자 상수를 갖는 장치.
  16. 제13항에 있어서, 상기 제1 및 제2 트렌치들은 핀들 상에 그리고 핀들 바로 위에 형성되는 장치.
  17. 제13항에 있어서,
    상기 제1 트렌치의 다른 측벽을 따라 형성된 제3 층 - 상기 제3 층은 III-V족 재료 층 및 IV족 재료 층 중 하나를 포함함 -;
    상기 제2 트렌치의 다른 측벽을 따라 형성된 제4 층 - 상기 제4 층은 III-V족 재료 층 및 IV족 재료 층 중 하나를 포함함 -;
    을 포함하고,
    상기 제1 및 제3 층들은 상기 제1 트렌치로부터 대체로 등거리이고, 상기 제2 및 제4 층들은 상기 제2 트렌치로부터 대체로 등거리인 장치.
  18. 제13항에 있어서,
    상기 제1 층은 III-V족 재료 층을 포함하고;
    상기 제2 층은 IV족 재료 층을 포함하는 장치.
  19. 제1 격자 상수를 포함하며, 핀 상부, 및 상기 핀 상부로부터 기판을 향해 연장되는 대향 핀 측벽 부분들을 포함하는 핀 구조체;
    상기 대향 핀 측벽 부분들과 각각 직접 접촉하는 대향 EPI 측벽 부분들을 포함하는, 상기 제1 격자 상수와 상이한 제2 격자 상수를 포함하는 에피택셜(EPI) 층;
    을 포함하고,
    (a) 상기 EPI 층은 IV족 및 III-V족 재료 중 하나를 포함하고, (b) 상기 핀 구조체는 실리콘을 포함하고, (c) 상기 EPI 층은 트랜지스터의 채널에 포함되는 장치.
  20. 제19항에 있어서, 상기 핀은 상기 핀 상부에 인접한 변형의 집중부를 포함하고, 상기 EPI 층은 상기 EPI 층과 상기 핀 구조체 간의 전체 경계를 따라 결함들이 없는 장치.
  21. 기판상에 존재하며 추가 트렌치 및 핀 중 하나 상에 그리고 추가 트렌치 및 핀 중 하나의 바로 위에 형성된 트렌치를 포함하는 층간 유전체; 및
    IV족 재료 및 III-V족 재료 중 하나를 포함하는, 상기 트렌치의 측벽을 따라 형성된 에피택셜(EPI) 층
    을 포함하고,
    상기 EPI 층 및 상기 기판은 상이한 격자 상수들을 갖는 장치.
  22. 제21항에 있어서, 상기 EPI 층은 III-V족 재료를 포함하는 장치.
  23. 제21항에 있어서, 상기 트렌치는 상기 핀 상에 그리고 핀 바로 위에 형성된 장치.
  24. 제21항에 있어서, 상기 EPI 층은 상기 트렌치의 측벽과 상기 추가 트렌치 및 상기 핀 중 하나의 측벽 사이에 전체가 포함되는 장치.
  25. 제21항에 있어서, IV족 재료 및 III-V족 재료 중 다른 하나를 포함하는, 상기 트렌치의 추가 측벽을 따라 형성된 추가 EPI 층을 포함하며; 상기 추가 EPI 층 및 상기 기판은 상이한 기판 상수들을 갖는 장치.
  26. 제25항에 있어서, 상기 EPI 층 및 상기 추가 EPI 층은 상기 트렌치로부터 대체로 등거리인 장치.
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