JP4901476B2 - 格子定数の異なる材料を用いる半導体構造及び同構造の形成方法 - Google Patents

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Description

本発明は一般に半導体に関し、より具体的には、格子定数の異なる材料を用いる半導体構造及び同構造の形成方法に関する。
歪みシリコン（ＳＳ）技術は、バルクシリコンと比較してチャネルキャリア移動度が３０〜６０％向上することが知られている。現在では、ＳｉＧｅの３．５μｍオーダーの厚みが漸変する層及びバッファ層が、貫通転位（ＴＤ）密度の低いＳｉウェーハ上で緩和ＳｉＧｅを製造するためＳＳデバイスに使用されている。緩和ＳｉＧｅ上でエピタキシャル成長した歪みＳｉ薄層は、歪みチャネルデバイスで高いキャリア移動度を実現する。ＴＤ密度は、例えばショート、不要なリーク電流などの問題を含むＳＳデバイス性能に対しての脅威となる。
ＳＳ技術における貫通転位の問題に対処するため、先行技術では半導体構造のチャネル領域中にＳｉＧｅＣ層を含めていた。ＳｉＧｅＣ層の挿入は、ＳｉＧｅＣ／ＳｉＧｅの境界面でＴＤを抑制し、この場合ＴＤは、垂直に伝播する代わりに境界面に沿って移動する。先行技術ではまた、Ｓｉ層をＳｉＧｅに挿入すること、並びに酸化膜層をＳｉＧｅに挿入することを含めており、これらは双方ともＴＤ分離構造を形成する試みであった。しかしながら、こうした先行技術には更に改良が必要である。
その上、歪み半導体における電荷キャリア移動度の向上によりデバイス性能が改善される結果となるので、歪みチャネルデバイスは望ましいものである。しかしながら、歪みチャネルデバイスは製造が困難であり、これは歪み層（たとえばＳｉ）を堆積させるための好ましい材料（たとえばＳｉＧｅ）の基板が利用できないことに起因する。例えば、傾斜Ｇｅ濃度及び堆積層のＣＭＰの活用を含む、従来のＳｉ基板上にＳｉＧｅの「仮想基板」を製造するための多数の技術が提案されてきた。しかしながら前記技術は、欠陥部を終端させるためにウェーハエッジを使用しており、これはウェーハ中心近傍の欠陥に対しては問題がある。この課題は大型径の基板では更に悪化することになる。
従って、半導体構造及び同構造を製造する方法の改善が望まれる。
本発明の開示の１つの実施形態によれば、半導体構造体は、第１格子定数を有する第１緩和半導体材料を含む基板を含む。半導体デバイス層は基板を覆い、該半導体デバイス層は第１格子定数とは異なる第２格子定数を有する第２緩和半導体材料を含む。最後に、誘電体層が基板と半導体デバイス層との間に介在され、該誘電体層は、第１格子定数と第２格子定数間の遷移のため、誘電体層内に配置されたプログラムされた遷移帯を含む。該プログラムされた遷移帯は複数層を含み、該複数層の隣接する層は異なる格子定数を有し、隣接する層の１つが欠陥を形成するのに必要な第１限界厚さを超える第１厚さを有し、及び隣接する層の他のものが第２限界厚さを超えない第２厚さを有する。複数層の各隣接する層は、該遷移帯内の欠陥を促進してプログラムされた遷移帯の縁部に移行させて終端させる境界面を形成する。また、該半導体構造を製造する方法も開示される。
本発明の開示の実施形態は単に例証としていて図示され、同じ参照番号は同じ要素を示す添付図面に限定されない。
図中の各要素は簡単明瞭であるように図示されており、必ずしも縮尺通りに描かれていない点は当業者であれば理解するであろう。例えば、図中の一部の要素の寸法は、本発明の開示の実施形態の理解向上を助けるために他の要素に対して強調している場合がある。
本発明の開示の実施形態によれば、ＳｉＧｅＣ又はＳｉＣ又はＳｉなどの挿入層をＴ型分離又は逆勾配分離（ＩＳＩ）と組み合わせることにより、ＳＳデバイス用のＳｉＧｅベース層及び対応する歪みＳｉ層において効率的に貫通転位が低減される。１つの実施形態では、ＳｉＧｅベース層における挿入層（例えばＳｉＧｅＣ、ＳｉＣ又はＳｉ、又は類似物）の組み合わせは、ブランケットウェーハを用いた約１．２０μｍの段階的に漸変するＳｉＧｅ／ＳｉＧｅＣ層で貫通転位密度を平方センチメートル当たり約１０５未満まで劇的に低減させることが示された。その上、ＳＳデバイスに対し「Ｔ」型及びＩＳＩ分離により層を効果的な方法で挿入することで、本実施形態はＴＤを大幅に削減してトレンチ角を増大させ、より浅いトレンチを生成し、従ってＳｉＧｅベース層の厚さを削減してデバイスサイズを効率的に拡縮して、ＳＳデバイスの性能及び信頼性を向上させることができる。
従って、本発明の開示の実施形態は、厚いＳｉＧｅバッファ層に対する要求を実質的に低減する。加えて、「Ｔ」型及びＩＳＩ分離法は、基板上の活性デバイス領域を増加させ、同時にＳＳデバイスの欠陥密度を減少させる。その上、ＳｉＧｅベース層の厚みは、それぞれ逆勾配分離構造及びＴ型分離構造の広い角度及び浅い溝を利用することにより更に削減することができる。
ここで図を参照すると、図１は、本発明の開示の１つの実施形態による第１及び第２誘電体層を有する、半導体基板上に製造されることになる半導体構造の一部の断面図である。特に、半導体構造１０の一部分は、半導体基板１２上に製造され、それぞれ第１及び第２誘電体層（１４、１６）を有する。第１及び第２誘電体層（１４、１６）は、ＬＰＣＶＤ、ＰＥＣＶＤ、熱酸化法、又は同様のものなどの半導体デバイス製造に一般的な方法を用いて堆積又は成長させることができる。１つの実施形態では、基板１２はＳｉ基板を含む。しかしながら、別の実施形態では、基板１２はまた、ＳｉＧｅ、ＧａＡｓ、ＩｎＰ、ＡｌＡｓ、及び同様のものなどの他の材料を含むことができる。加えて、高品質の半導体デバイス製造では、基板１２は、欠陥濃度が極めて低い緩和単結晶材料を含む。
更に図１を参照すると、誘電体層１６は、誘電体層１４の材料に関して選択的にエッチングが可能であるように選択された材料を含む。例えば、基板１２がＳｉを含む材料系では、誘電体層１４は、約３０００〜４０００オングストロームのオーダーの厚さを有する二酸化シリコンを含み、誘電体層１６は約５００オングストロームオーダーの厚さを有する窒化シリコンを含むことができる。
図２は、第２誘電体層１６に活性領域開口部を形成した後の、図１の半導体基板手段分の断面図である。特に、図２は、活性領域開口部１８が誘電体層１６内で選択的にパターニング及びエッチングされた後の半導体構造１０を示す。誘電体層１６のパターニング及びエッチングは、一般的に良く知られたフォトリソグラフィパターニング及びエッチング処理を用いて行うことができる。
図３は、第１誘電体層内に基板バイアを形成した後の図２の半導体基板の一部分の断面図である。特に、図３は、基板バイア２０が誘電体層１４内に、更に誘電体層１６の活性領域開口部１８の領域内でパターニング及びエッチングされた後の半導体構造１０を示す。パターニング及びエッチングは、一般的に公知のフォトリソグラフィパターニング及びエッチング処理を用いて行うことができる。
図４は、基板バイア内に第１半導体材料が堆積した後の図３の半導体基板の一部分の断面図である。より詳細には、図４は、半導体材料２２が基板バイア２０内に堆積した後の半導体構造１０を示す。材料２２は、基板バイア２０内部の基板材料１２上にエピタキシャルに堆積することができる。加えて、材料２２は、基板材料１２とは異なる格子定数を有する材料を含む。
例えば１つの実施形態では、基板材料１２はＳｉを含み、半導体材料２２はＳｉＧｅを含む。材料２２は、基板材料１２とは格子定数が異なるので、エピタキシャルに堆積した材料２２に歪みが加わる。また材料２２は所望の厚さに堆積され、ここでは所望の厚さは、欠陥形成の限界厚さを超え、歪みを形成する欠陥を緩和する。その上、半導体材料２２の堆積は、材料２２が誘電体層１４又は誘電体層１６のいずれかには堆積しないように選択的に行われる。材料２２の堆積は、ＲＰＣＶＤ、ＬＰＣＶＤ、ＵＨＣＶＤ、ＰＥＣＶＤ、ＰＡＣＶＤ、又はＲＴＣＶＤなどの一般的な方法を用いて行うことができる。
図５は、第２材料が基板バイア内の第１半導体材料上に堆積し、該第２材料が第１材料と隣接する境界面を形成した後の図４の半導体基板の一部分の断面図である。詳細には、図５は、材料２４が材料２２上に堆積し、その結果、第２材料２４が第１材料２２と隣接する場所で境界面２５を形成した後の半導体構造１０を示す。１つの実施形態では、材料２４は、層１４の誘電体材料及び層１６の誘電体材料に対して選択的に材料２２上でエピタキシャル堆積される。加えて材料２４は、材料２２とは異なる格子定数を有するように選択される。例えば、半導体構造１０がＳｉ基板１２を含み且つ材料２２がＳｉＧｅである１つの実施形態では、材料２４は、ＳｉＧｅＣ、ＳｉＣ、Ｓｉ又は同様のものなどを含むことができる。加えて境界面２５は、他の方法では後続のエピタキシャル堆積の間に上方向に伝播する傾向のある材料２２内の欠陥を促進させ、基板バイア２０の縁部に移行させて終端させる。
図６は、本発明の開示の１つの実施形態により、複数の材料層が第１及び第２誘電体層に対して選択的にエピタキシャルに堆積されて、プログラムされた遷移帯を形成した後の図５の半導体基板の一部分の断面図である。より詳細には図６は、材料層２６、２８、３０、３２、及び３４が誘電体１４及び誘電体１６に対して選択的にエピタキシャルに堆積され、材料層２６、２８、３０、３２、及び３４がプログラムされた遷移帯３３を形成した後の半導体構造１０を示している。層２２、２４、２６、２８、３０、及び３２は遷移層である。層２２、２４、２６、２８、３０、及び３２の材料は、基板材料１２及び半導体デバイス層３４間の格子定数の差違によって生じる歪みは、プログラムされた遷移帯内で完全に除去され、全ての欠陥はプログラムされた遷移帯内で終端するように選択される。
１つの実施形態において、基板１２がＳｉを含む材料系では、層２２、２６、３０、及び３４は、約３０原子百分率オーダーのＧｅ濃度を有するＳｉＧｅ層を含むことができる。加えて、層２４、２８、及び３２は、約２５原子百分率オーダーのＧｅ濃度を有し、更に約３原子百分率オーダーのＣ濃度を有するＳｉＧｅＣ層を含むことができる。その上、プログラムされた遷移帯の種々の層のいずれもが、同一の組成又は格子定数からなるものである必要はない。層の材料は、プログラムされた遷移帯が単結晶基板材料１２及び単結晶半導体デバイス層３４間の歪みをほぼ完全に除去するように選択される。
図７は、最上層の半導体デバイス層が平坦化された後の図６の半導体基板の一部分の断面図である。すなわち図７は、半導体デバイス層３４が平坦化された後の半導体構造１０を示している。層３４の平坦化は、ＣＭＰ又はプラズマエッチバックなど従来の半導体デバイス製造及び平坦化技術を用いて行うことができる。好ましい実施形態では、半導体デバイス層３４の上表面は、誘電体層１６の上表面に対してわずかに凹んでいる。
図８は、本発明の開示の実施形態に基づいて、平坦化された半導体デバイス層上に歪み材料層がエピタキシャルに堆積した後の図７の半導体基板の一部分の断面図である。より詳細には、図８は、歪み材料層３６が半導体デバイス層３４にエピタキシャルに堆積した後の半導体構造１０を示している。加えて、歪み材料層３６は、ＬＰＣＶＤ、ＲＴＣＶＤなど従来の半導体デバイス製造技術を用いて誘電体層１６に対し選択的に堆積される。
１つの実施形態において、半導体デバイス層３４が約３０〜３５原子百分率のオーダーのＧｅ濃度を有するＳｉＧｅを含む材料系では、歪み材料層３６はＳｉを含む。その上、歪み材料層３６の厚さは層３６の材料の限界層厚さ未満にすべきであり、該限界層厚さを上回ると、歪みが除去されることになる層３６において欠陥が形成される。上述の材料系では、ＳｉＧｅにおける約３０〜３５原子百分率のＧｅの緩和半導体デバイス層３４上のＳｉ歪み層３６の典型的な厚さは、１５０オングストロームより小さいオーダーである。
図９は、本発明の開示の実施形態に基づいて、半導体デバイス層及び歪み材料層を用いて従来のＭＯＳＦＥＴを製造した後の、図８の半導体基板の一部分の断面図である。詳細には、図９は、従来のＭＯＳＦＥＴデバイス３８が半導体デバイス層３４及び歪み材料層３６を使用して製造された後の半導体構造１０を示す。ＭＯＳＦＥＴデバイス３８の製造において、ゲート誘電体材料４０は、歪み材料層３６上で成長又は堆積される。次いで、ゲート電極材料４２をゲート誘電体材料４０上に堆積させ、フォトリソグラフィパターニング及びエッチングなどの従来の半導体デバイス製造方法を用いてパターニング及びエッチングされる。次に、拡大注入領域４４が形成され、側壁スペーサ４６が最先端の半導体デバイス製法を用いて製造される。これに続いて、深いソース／ドレイン領域４８が形成される。
図９のＭＯＳＦＥＴデバイス３８では、歪み層３６は、ＭＯＳＦＥＴデバイスのチャネルを形成する。歪み層３６における電荷キャリアの移動度が向上した結果、歪みのないチャネルを有する標準的な浅いトレンチ分離法を用いて製造されたＭＯＳＦＥＴデバイスと比較して、ＭＯＳＦＥＴデバイスの性能が改善される。
図１０は、図１〜図９で概説した本発明の開示の１つの実施形態による方法を用いて製造された半導体ＭＯＳＦＥＴデバイスから構成される半導体構造の一部分の断面図である。詳細には図１０は、図１〜図９に関して概説した方法を用いて製造された半導体ＭＯＳＦＥＴデバイス５０、５２、及び５４から構成される半導体構造１００を示す。半導体構造１００では、継ぎ目３５は、共有ソース／ドレインデバイス電極を作成するために、隣接するデバイス５０及び５２内に半導体デバイス層３４が堆積した場所に存在する。図１０では、プログラムされた遷移帯の領域のすぐ上にＭＯＳＦＥＴが示されているが、これは必要条件ではない。すなわち、１つ又は複数のＭＯＳＦＥＴは、デバイス層３４内の任意の場所に存在することができる。
更に図１０を参照すると、従来のシリサイド処理技術を用いて形成されたシリサイド領域６０が図示されている。デバイス５０及び５２の共有ソース／ドレインデバイス電極上の領域６０のシリサイドは、継ぎ目３５によりどのような抵抗をも最小にする。図１０の説明図は、本発明の開示の実施形態により製造された隣接するデバイスが更に、現在のデバイスレイアウト法とほぼ同じ方法で共有ソース／ドレイン領域と一体化することができる場合の実施例を示している。
図１１は、本発明の開示の別の実施形態による、平坦化された半導体デバイス層上に歪み材料層を有する半導体基板の一部分の断面図である。より詳細には、図１１は、本明細書で上述され図１〜図８で図示されたプロセスと同様の方法を用いて製造された半導体構造１５０から構成された別の実施形態を示す。最初に図３で示した「Ｔ」型構造を生成するのに使用される２回マスク処理の代わりに、１回のエッチング処理を使用してもよい。別の実施形態では、最初に誘電体層１６をエッチングし、次いで、誘電体１４に勾配輪郭２１（逆勾配分離層）を生成するプロセスを調整しながら誘電体１４をエッチングする１回のエッチングプロセスを含む。
本明細書で上述されたように、基板材料１２と半導体デバイス層３４との間でプログラムされた遷移帯３３を形成するために層２２、２４、２６、２８、３０、３２、及び３４が堆積される。層２２、２４、２６、２８、３０、３２及び３４の材料は、基板材料１２及び半導体デバイス層３４間の格子定数の相違に起因する歪みがプログラムされた遷移帯３３内で完全に除去され、この歪みを除去する全ての欠陥がプログラムされた遷移帯３３内で終端するように選択される。次いで、歪み材料層３６が、上述のように誘電体層１６に対して選択的に十分に緩和された半導体デバイス層上に堆積される。その上、図１１の実施形態はまた、逆勾配分離などを含む別の分離構造がまた、歪み緩和による欠陥を最小化又は除去するための本出願で開示された構造の適用にとってどのように好適であるかを例示する。
本発明の開示の１つの実施形態によれば、半導体構造は、第１格子定数を有する第１緩和半導体材料の基板を含む。半導体デバイス層が基板を覆い、該半導体デバイス層は第１格子定数とは異なる第２格子定数を有する第２緩和半導体材料を含む。半導体構造は更に、基板と半導体デバイス層の間に介在する誘電体層を含む。誘電体層は、第１格子定数と第２格子定数間を遷移するよう誘電体層内に配置されたプログラム遷移帯を含む。
プログラムされた遷移帯は複数層を含む。複数層の隣接する層は異なる格子定数を有し、該隣接する層の一方が欠陥を形成するのに必要な第１限界厚さを超える第１厚さを有し、隣接する層の他方が第２限界厚さを超えない第２厚さを有する。複数層の隣接する各層は、遷移帯内の欠陥を促進して欠陥をプログラムされた遷移帯の縁部に移行させてここで欠陥を終端させる境界面を形成する。
１つの実施形態では、複数層の隣接するペアの少なくとも１つの材料組成は、該複数層の他の全てのペアとは異なるものである。別の実施形態では、複数層は更に遷移層の複数のペアを含み、該遷移層のペアの各々の第１は、ゲルマニウムの所定の割合を含み、該所定の割合は遷移層のペアの少なくとも２つの間で変化する。
１つの実施形態では、プログラムされた遷移帯は、基板に対してほぼ垂直の側壁を有するバイアを含む。別の実施形態では、プログラムされた遷移帯は、９０度以外の角度で傾斜して基板と交差する側壁を有するバイアを含む。
上記に加えて、本発明の開示の別の実施形態によれば、半導体構造は更に、半導体デバイス層を覆う歪み材料層を含む。該歪み材料層は、欠陥を最小化して歪みを維持するために限界厚さ未満の厚さを有する。該半導体構造は更に、該歪み材料層を覆うトランジスタ制御電極、及び歪み材料層に隣接して位置付けられるトランジスタ電流電極を含むことができ、該歪み材料層はトランジスタのチャネルとして機能する。
本発明の開示の更に別の実施形態では、半導体デバイス構造は、基板手段、誘電体層手段、及び半導体デバイス層手段を含む。基板手段は、第１格子定数を有する第１緩和材料を含む。誘電体層手段は、第１格子定数を有する第１緩和材料から格子定数の異なる材料に遷移するためのプログラムされた遷移帯を定める開口部を含む。プログラムされた遷移帯は、複数層を含み、各々は、欠陥を促進してプログラムされた遷移帯の縁部に移行させてここで終端させる境界面を形成するため、複数層の隣接する任意の層とは異なる組成を有する。複数層の所定の交互する層は、欠陥を形成して歪みを除去するような材料組成の限界厚さを超える厚さを有する。最後に、複数層の介在層は、歪みを生ずる材料組成の限界厚さを超えない厚さを有し、該複数層の上層はほぼ欠陥が無い。半導体デバイス層手段は、少なくともプログラムされた遷移帯を覆い、更に、格子定数が異なり第２格子定数を有する第２緩和材料を含む。
上記段落の半導体デバイス構造は更に、半導体層手段を覆う歪み材料層手段を含むことができ、該歪み材料層手段は、半導体デバイス構造の要素に対する電荷キャリア移動度が向上した材料として機能する。１つの実施形態では、歪み材料層手段は歪みシリコンを含む。加えて、半導体デバイスは更に、歪み材料層手段を覆うトランジスタ制御電極手段、及び半導体デバイス層手段内に形成されトランジスタ制御電極手段に隣接してトランジスタを形成する電流電極手段を含むことができ、該歪み材料層手段はトランジスタのチャネルとして機能する。
更に上記段落の半導体デバイス構造の実施形態では、プログラムされた遷移帯は更に、基板手段を覆い、且つシリコンゲルマニウム、ガリウムヒ素、及びアルミニウムヒ素のうちの１つを含む複数層の第１層と、該複数層の第１層を覆い、且つシリコンゲルマニウムカーボン、シリコンカーボン、シリコン、シリコンゲルマニウム、ガリウムヒ素、及びアルミニウムヒ素のうちの１つを含む複数層の第２層と、複数層の第２層を覆い、且つシリコンゲルマニウムカーボン、シリコンカーボン、シリコン、シリコンゲルマニウム、ガリウムヒ素、及びアルミニウムヒ素のうちの１つを含む複数層の第３層と、複数層の第３層を覆い、且つシリコンゲルマニウム、ガリウムヒ素、及びアルミニウムヒ素のうちの１つを含む複数層の第４層と、複数層の第４層を覆う複数層の１つ又はそれ以上の追加層であって、その最終層がほぼ欠陥の無い材料である１つ又はそれ以上の追加層とを含むことができる。
半導体デバイス構造のプログラムされた遷移帯は更に、誘電体層手段内に形成されるバイアを含むことができ、該バイアは基板手段に直交しない側壁を有する。半導体構造の基板手段は更に、シリコン、ガリウムヒ素、アルミニウムヒ素、ガリウムリン、及びイリジウムリンのうちの１つから構成された材料を含むことができる。
更に別の実施形態では、半導体デバイス構造を形成する方法は、第１格子定数を有する第１緩和材料から構成された基板手段を形成する段階を含む。誘電体層手段は、基板手段を覆い、且つ第１格子定数を有する第１緩和材料から格子定数の異なる材料に遷移するためのプログラムされた遷移帯を定める開口部を有するように形成される。次に、プログラムされた遷移帯は、複数層で形成され、該複数層の各々は、欠陥を促進してプログラムされた遷移帯の縁部に移行させて終端させる境界面を形成するため、複数層の隣接する任意の層とは異なる組成を含む。
所定の交互する層は、欠陥を形成して歪みを除去するような材料組成の限界厚さを超える厚さを有する複数層から形成される。また、複数層の間の介在層は、歪みを生ずる材料組成の限界厚さを超えない厚さを有する所定の交互する層に介在して形成され、該複数層の上層はほぼ欠陥が無い。最後に、半導体デバイス層手段が、少なくともプログラムされた遷移帯を覆って形成され、該半導体デバイス層手段は、格子定数が異なる第２格子定数を有する第２緩和材料を含む。
本方法は更に、半導体デバイス層手段を覆う歪み材料層を形成する段階を含むことができる。歪み材料層は、欠陥を最小化して歪みを維持するために限界厚さ未満の厚さで形成される。また本方法は更に、半導体デバイス層手段内に電流電極拡散部を形成し、及び歪み材料層を覆い且つ歪み材料層手段によって歪み材料層から分離されたゲート電極を形成することによりトランジスタを形成する段階を含むことができ、該歪み材料層はトランジスタのチャネルとして機能する。
その上、本発明の開示の実施形態によれば、歪み緩和に関わる欠陥を終端させるデバイスの不活性デバイス領域内に構造を形成する逆勾配分離及びＴ型分離が開示される。このような構造は、分離構造の側壁上で欠陥の終端を促進するプログラムされた遷移領域を含む。本発明の開示の実施形態の利点は、欠陥の終端、歪みの緩和、並びに他の利点を含む。欠陥の終端は、基板バイアの側壁又は逆勾配分離構造上で生じ、層２２、２４、２６、２８、３０、３２、及び３４間の境界面を利用することにより促進される。遷移領域内の明らかに異なる境界面の無い一定の組成又は傾斜組成からなる領域においてではなく、プログラムされた遷移領域においてより多くの欠陥を形成することができるので、歪みの除去は、より小さな垂直範囲（誘電体層１４の厚さに対応）で促進させることができる。
本明細書で上記に提示した様々な実施形態を考察してきたが、他のタイプの挿入層も可能である。このような他のタイプには、ＳｉＧｅ超格子、Ｓｉ、及びＳｉ−Ｘ（Ｘは、効率的にＳｉ格子を変調することができるが、疑似格子整合の成長に影響しない所望の要素である）を含むことができる。例えば、該要素には、任意のＳｉ合金、酸化／窒化Ｓｉなどを含み、また同様にＳｉ−Ｘ−Ｙ系を含むことができる。
上述の明細書では、本開示は様々な実施形態を参照して説明してきた。しかしながら、当業者であれば、添付の請求項に記載される本実施形態の範囲を逸脱することなく、様々な修正及び変更を行うことができる点を理解されるであろう。従って、本明細書及び図面は、限定の意味ではなく例証とみなすべきであり、このような全ての修正は、本実施形態の範囲に含めるものとする。
上述のように利益、他の利点及び問題の解決策を特定の実施形態に関して説明してきた。しかしながら、利益、利点、問題の解決策、並びに、任意の利益、利点又は解決策を想起させ或いは顕著にさせることができる任意の要素は、任意又は全ての請求項の不可欠の、要求された、又は本質的な特徴もしくは要素として解釈すべきではない。本明細書で使用される用語「含む」、「から構成される」、又はその他の任意の変形は、非網羅的な包含を保護するものであり、その結果、要素のリストを含む処理、方法、物品又は装置は、これらの要素を含むだけでなく、明示的にリストされていないか又はこうした処理、方法、物品、装置に内在する他の要素を含むことができる。本明細書で使用される単数形は、１つ又はそれ以上のものと定義される。本明細書で使用される用語「複数の」とは、２つ又はそれ以上として定義される。本明細書で使用される用語「別の」とは、少なくとも第２又はそれ以降として定義される。本明細書で使用される用語「含む及び／又は有する」とは、構成すること（すなわちオープンランゲージ）として定義される。本明細書で使用される用語「結合」とは、必ずしも直接的及び機械的ではないが接続されることとして定義される。
本発明の開示の１つの実施形態に基づく第１及び第２誘電体層を有する、半導体基板上に製造されることになる半導体構造体の一部の断面図である。 第２誘電体層に活性領域開口部を形成した後の、図１の半導体基板の一部分の断面図である。 第１誘電体層に基板バイアを形成した後の、図２の半導体基板の一部分の断面図である。 第１半導体材料が基板バイア内に堆積した後の、図３の半導体基板の一部分の断面図である。 第２材料が基板バイアの第１半導体材料上に堆積して、第２材料が第１材料と隣接する境界面を形成した後の、図４の半導体基板の一部分の断面図である。 本発明の開示の１つの実施形態に基づいて複数の材料層が第１及び第２誘電体層に対して選択的にエピタキシャルに堆積し、プログラムされた遷移帯を形成した後の、図５の半導体基板の一部分の断面図である。 最上層の半導体デバイス層が平坦化された後の、図６の半導体基板の一部分の断面図である。 本発明の開示の実施形態に基づいて平坦化された半導体デバイス層に歪み材料層がエピタキシャルに堆積した後の、図７の半導体基板の一部分の断面図である。 本発明の開示の実施形態に基づいて、半導体デバイス層及び歪み材料層を用いて従来のＭＯＳＦＥＴが製造された後の図８の半導体基板の一部分の断面図である。 図１〜９で概説した本発明の開示の１つの実施形態に基づく方法を用いて製造された半導体ＭＯＳＦＥＴデバイスで構成される半導体構造体の一部分の断面図である。 本発明の開示の別の実施形態に基づいて平坦化された半導体デバイス層の歪み材料層を有する半導体基板の一部分の断面図である。
符号の説明
１０ 半導体構造体
３４ 半導体デバイス層
３６ 歪み材料層
４０ ゲート誘電体材料
４４ 拡大注入領域
４６ 側壁スペーサ
４８ ソース／ドレイン領域

Claims (4)

  1. 第１格子定数を有する第１緩和半導体材料を含む基板と、
    前記基板を覆い、前記第１格子定数とは異なる第２格子定数を有する第２緩和半導体材料を含む半導体デバイス層と、
    前記基板と前記半導体デバイス層との間に介在された誘電体層と、
    を備え、
    前記誘電体層が、前記第１格子定数と前記第２格子定数との間で遷移するように前記誘電体層内に配置されたプログラムされた遷移帯を有し、前記プログラムされた遷移帯が複数層を含み、前記複数層の隣接する層が異なる格子定数を有し、該隣接する層の１つが欠陥を形成するのに必要な第１限界厚さを超える第１厚さを有し、且つ前記隣接する層の他のものが第２限界厚さを超えない第２厚さを有しており、前記複数層の各隣接する層が、前記プログラムされた遷移帯内の欠陥を促進して前記プログラムされた遷移帯の縁部に移行させる境界面を形成することを特徴とする半導体構造体。
  2. 前記半導体デバイス層を覆い、欠陥を最小化して歪みを維持するために限界厚さ未満の厚さを有する歪み材料層を更に備える請求項１に記載の半導体構造体。
  3. 半導体デバイス構造の形成方法であって、
    第１格子定数を有する第１緩和材料から構成された基板手段を形成する段階と、
    前記基板手段を覆い、前記第１格子定数を有する前記第１緩和材料から異なる第２格子定数の材料に遷移するようにプログラムされた遷移帯を定める開口部を有する誘電体層手段を形成する段階と、
    欠陥を形成して歪みを除去するような材料組成の限界厚さを超える厚さを有する層と、歪みを生じる材料組成の限界厚さを超えない厚さを有する層とを交互に形成し、欠陥を促進して前記プログラムされた遷移帯の縁部に移行させる境界面を形成するために、隣接する任意の層とは異なる格子定数を各々が含む複数層を備え、最上層が欠陥が無いようにする前記プログラムされた遷移帯を形成する段階と、
    少なくとも前記プログラムされた遷移帯を覆い、前記異なる格子定数である第２格子定数を有する第２緩和材料から構成される半導体デバイス層手段を形成する段階と、
    を含み、
    前記プログラムされた遷移帯は、前記基板手段及び前記半導体デバイス層手段間の格子定数の差異によって生じる歪が完全に除去され、且つ、全ての欠陥が前記プログラムされた遷移帯内で終端するように形成されていることを特徴とする半導体デバイスを形成する方法。
  4. 半導体デバイスを形成する方法であって、
    第１格子定数を有する第１緩和材料からなる基板手段を形成する段階と、
    前記基板手段の上に横たわる誘電層手段を形成する段階であって、該誘電層手段が、第１格子定数を備えた第１の関連する材料から、異なる第２格子定数材料まで遷移するようにプログラムされた遷移帯を画定するための開口部を備え、
    複数層を備えて前記プログラムされた遷移帯を形成する段階と、
    を含み、
    前記複数層の複数層の隣接する層が異なる格子定数を有し、該隣接する層の各々の１つが欠陥を形成するのに必要な限界厚さを超える第１厚さを有し且つ前記隣接する層の各々の他のものが欠陥を形成するのに要求される限界厚さを超えない第２厚さを有しており、前記複数層の各隣接する層が、前記プログラムされた遷移帯内の欠陥を促進して前記プログラムされた遷移帯の縁部に移行させる境界面を形成し、前記プログラムされた遷移帯の最上層が欠陥が無いようにする段階と、
    を含む方法。
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Families Citing this family (34)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6919258B2 (en) * 2003-10-02 2005-07-19 Freescale Semiconductor, Inc. Semiconductor device incorporating a defect controlled strained channel structure and method of making the same
DE102004053307B4 (de) * 2004-11-04 2010-01-07 Siltronic Ag Mehrschichtenstruktur umfassend ein Substrat und eine darauf heteroepitaktisch abgeschiedene Schicht aus Silicium und Germanium und ein Verfahren zu deren Herstellung
US8324660B2 (en) 2005-05-17 2012-12-04 Taiwan Semiconductor Manufacturing Company, Ltd. Lattice-mismatched semiconductor structures with reduced dislocation defect densities and related methods for device fabrication
US9153645B2 (en) 2005-05-17 2015-10-06 Taiwan Semiconductor Manufacturing Company, Ltd. Lattice-mismatched semiconductor structures with reduced dislocation defect densities and related methods for device fabrication
FR2888400B1 (fr) * 2005-07-08 2007-10-19 Soitec Silicon On Insulator Procede de prelevement de couche
US7524707B2 (en) 2005-08-23 2009-04-28 Freescale Semiconductor, Inc. Modified hybrid orientation technology
US7947546B2 (en) 2005-10-31 2011-05-24 Chartered Semiconductor Manufacturing, Ltd. Implant damage control by in-situ C doping during SiGe epitaxy for device applications
US7479422B2 (en) * 2006-03-10 2009-01-20 Freescale Semiconductor, Inc. Semiconductor device with stressors and method therefor
US7777250B2 (en) 2006-03-24 2010-08-17 Taiwan Semiconductor Manufacturing Company, Ltd. Lattice-mismatched semiconductor structures and related methods for device fabrication
US7700420B2 (en) * 2006-04-12 2010-04-20 Freescale Semiconductor, Inc. Integrated circuit with different channel materials for P and N channel transistors and method therefor
EP2062290B1 (en) 2006-09-07 2019-08-28 Taiwan Semiconductor Manufacturing Company, Ltd. Defect reduction using aspect ratio trapping
US7875958B2 (en) 2006-09-27 2011-01-25 Taiwan Semiconductor Manufacturing Company, Ltd. Quantum tunneling devices and circuits with lattice-mismatched semiconductor structures
US8502263B2 (en) 2006-10-19 2013-08-06 Taiwan Semiconductor Manufacturing Company, Ltd. Light-emitter-based devices with lattice-mismatched semiconductor structures
WO2008124154A2 (en) 2007-04-09 2008-10-16 Amberwave Systems Corporation Photovoltaics on silicon
US8304805B2 (en) 2009-01-09 2012-11-06 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor diodes fabricated by aspect ratio trapping with coalesced films
US7825328B2 (en) 2007-04-09 2010-11-02 Taiwan Semiconductor Manufacturing Company, Ltd. Nitride-based multi-junction solar cell modules and methods for making the same
US8237151B2 (en) * 2009-01-09 2012-08-07 Taiwan Semiconductor Manufacturing Company, Ltd. Diode-based devices and methods for making the same
US8329541B2 (en) 2007-06-15 2012-12-11 Taiwan Semiconductor Manufacturing Company, Ltd. InP-based transistor fabrication
DE112008002387B4 (de) 2007-09-07 2022-04-07 Taiwan Semiconductor Manufacturing Co., Ltd. Struktur einer Mehrfachübergangs-Solarzelle, Verfahren zur Bildung einer photonischenVorrichtung, Photovoltaische Mehrfachübergangs-Zelle und Photovoltaische Mehrfachübergangs-Zellenvorrichtung,
US8183667B2 (en) 2008-06-03 2012-05-22 Taiwan Semiconductor Manufacturing Co., Ltd. Epitaxial growth of crystalline material
US8274097B2 (en) 2008-07-01 2012-09-25 Taiwan Semiconductor Manufacturing Company, Ltd. Reduction of edge effects from aspect ratio trapping
US8981427B2 (en) 2008-07-15 2015-03-17 Taiwan Semiconductor Manufacturing Company, Ltd. Polishing of small composite semiconductor materials
US20100072515A1 (en) 2008-09-19 2010-03-25 Amberwave Systems Corporation Fabrication and structures of crystalline material
JP5416212B2 (ja) 2008-09-19 2014-02-12 台湾積體電路製造股▲ふん▼有限公司 エピタキシャル層の成長によるデバイス形成
US8253211B2 (en) 2008-09-24 2012-08-28 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor sensor structures with reduced dislocation defect densities
CN102379046B (zh) 2009-04-02 2015-06-17 台湾积体电路制造股份有限公司 从晶体材料的非极性平面形成的器件及其制作方法
EP2423951B1 (en) * 2010-08-05 2016-07-20 Imec Antiphase domain boundary-free III-V compound semiconductor material on semiconductor substrate and method for manufacturing thereof
US9099421B2 (en) * 2012-10-31 2015-08-04 Taiwan Semiconductor Manufacturing Company Limited Surface profile for semiconductor region
KR102176646B1 (ko) * 2014-03-28 2020-11-09 인텔 코포레이션 트랜지스터들에서의 변형 보상
US10170549B2 (en) 2014-10-21 2019-01-01 Samsung Electronics Co., Ltd. Strained stacked nanosheet FETs and/or quantum well stacked nanosheet
US9735010B1 (en) 2016-05-27 2017-08-15 International Business Machines Corporation Fabrication of semiconductor fin structures
US10249492B2 (en) 2016-05-27 2019-04-02 International Business Machines Corporation Fabrication of compound semiconductor structures
CN108807279B (zh) * 2018-06-25 2021-01-22 中国科学院微电子研究所 半导体结构与其制作方法
TWI698912B (zh) * 2018-09-03 2020-07-11 環球晶圓股份有限公司 磊晶基板及其製造方法

Family Cites Families (35)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4522662A (en) 1983-08-12 1985-06-11 Hewlett-Packard Company CVD lateral epitaxial growth of silicon over insulators
US4557794A (en) 1984-05-07 1985-12-10 Rca Corporation Method for forming a void-free monocrystalline epitaxial layer on a mask
US4619033A (en) 1985-05-10 1986-10-28 Rca Corporation Fabricating of a CMOS FET with reduced latchup susceptibility
US4891092A (en) 1986-01-13 1990-01-02 General Electric Company Method for making a silicon-on-insulator substrate
US4755481A (en) 1986-05-15 1988-07-05 General Electric Company Method of making a silicon-on-insulator transistor
US4760036A (en) 1987-06-15 1988-07-26 Delco Electronics Corporation Process for growing silicon-on-insulator wafers using lateral epitaxial growth with seed window oxidation
FR2629636B1 (fr) 1988-04-05 1990-11-16 Thomson Csf Procede de realisation d'une alternance de couches de materiau semiconducteur monocristallin et de couches de materiau isolant
EP0391081A3 (en) 1989-04-06 1991-08-07 International Business Machines Corporation Fabrication and structure of semiconductor-on-insulator islands
JPH02302044A (ja) 1989-05-16 1990-12-14 Fujitsu Ltd 半導体装置の製造方法
US5202284A (en) 1989-12-01 1993-04-13 Hewlett-Packard Company Selective and non-selective deposition of Si1-x Gex on a Si subsrate that is partially masked with SiO2
US5273921A (en) 1991-12-27 1993-12-28 Purdue Research Foundation Methods for fabricating a dual-gated semiconductor-on-insulator field effect transistor
US5445107A (en) 1993-11-22 1995-08-29 Motorola, Inc. Semiconductor device and method of formation
US5963817A (en) * 1997-10-16 1999-10-05 International Business Machines Corporation Bulk and strained silicon on insulator using local selective oxidation
JP3403076B2 (ja) * 1998-06-30 2003-05-06 株式会社東芝 半導体装置及びその製造方法
US6392253B1 (en) 1998-08-10 2002-05-21 Arjun J. Saxena Semiconductor device with single crystal films grown on arrayed nucleation sites on amorphous and/or non-single crystal surfaces
US6110278A (en) 1998-08-10 2000-08-29 Saxena; Arjun N. Methods for and products of growth of single-crystal on arrayed nucleation sites (SCANS) defined in nucleation unfriendly substrates
US6350993B1 (en) 1999-03-12 2002-02-26 International Business Machines Corporation High speed composite p-channel Si/SiGe heterostructure for field effect devices
US6214653B1 (en) 1999-06-04 2001-04-10 International Business Machines Corporation Method for fabricating complementary metal oxide semiconductor (CMOS) devices on a mixed bulk and silicon-on-insulator (SOI) substrate
US6261878B1 (en) 1999-06-21 2001-07-17 Intel Corporation Integrated circuit with dynamic threshold voltage
US6228691B1 (en) 1999-06-30 2001-05-08 Intel Corp. Silicon-on-insulator devices and method for producing the same
US6326272B1 (en) 1999-11-18 2001-12-04 Chartered Semiconductor Manufacturing Ltd. Method for forming self-aligned elevated transistor
US6429099B1 (en) 2000-01-05 2002-08-06 International Business Machines Corporation Implementing contacts for bodies of semiconductor-on-insulator transistors
US6362071B1 (en) 2000-04-05 2002-03-26 Motorola, Inc. Method for forming a semiconductor device with an opening in a dielectric layer
EP1399970A2 (en) 2000-12-04 2004-03-24 Amberwave Systems Corporation Cmos inverter circuits utilizing strained silicon surface channel mosfets
US6830976B2 (en) 2001-03-02 2004-12-14 Amberwave Systems Corproation Relaxed silicon germanium platform for high speed CMOS electronics and high speed analog circuits
US6703688B1 (en) * 2001-03-02 2004-03-09 Amberwave Systems Corporation Relaxed silicon germanium platform for high speed CMOS electronics and high speed analog circuits
US6900103B2 (en) 2001-03-02 2005-05-31 Amberwave Systems Corporation Relaxed silicon germanium platform for high speed CMOS electronics and high speed analog circuits
EP1364411A1 (en) * 2001-03-02 2003-11-26 Amberwave Systems Corporation Relaxed silicon germanium platform for high speed cmos electronics and high speed analog circuits
EP1399974A1 (en) 2001-06-21 2004-03-24 Massachusetts Institute Of Technology Mosfets with strained semiconductor layers
US6730551B2 (en) 2001-08-06 2004-05-04 Massachusetts Institute Of Technology Formation of planar strained layers
US6974735B2 (en) 2001-08-09 2005-12-13 Amberwave Systems Corporation Dual layer Semiconductor Devices
EP1428262A2 (en) 2001-09-21 2004-06-16 Amberwave Systems Corporation Semiconductor structures employing strained material layers with defined impurity gradients and methods for fabricating same
US6600170B1 (en) * 2001-12-17 2003-07-29 Advanced Micro Devices, Inc. CMOS with strained silicon channel NMOS and silicon germanium channel PMOS
US6492216B1 (en) 2002-02-07 2002-12-10 Taiwan Semiconductor Manufacturing Company Method of forming a transistor with a strained channel
JP2004342819A (ja) * 2003-05-15 2004-12-02 Toshiba Ceramics Co Ltd 半導体基板およびその製造方法

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