CN107305860A - 一种半导体器件及其制作方法 - Google Patents

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Abstract

本发明提供一种半导体器件及其制作方法，该制作方法包括：提供半导体衬底，在所述半导体衬底的表面上形成有若干间隔的鳍片，在所述鳍片的顶面上形成有掩膜层，在所述半导体衬底的表面上形成有浅沟槽隔离结构，其中，所述浅沟槽隔离结构的顶面低于鳍片的顶面；在每个所述鳍片的侧壁上生长外延层；在所述外延层的外侧形成绝缘材料层；依次去除所述掩膜层和所述鳍片。根据本发明的制作方法，可以制作获得垂直SOI结构，从而提高器件的密度。

Description

一种半导体器件及其制作方法
技术领域
本发明涉及半导体技术领域，具体而言涉及一种半导体器件及其制作方法。
背景技术
集成电路性能的提高主要是通过不断缩小集成电路器件的尺寸以提高它的速度来实现的。目前，由于在追求高器件密度、高性能和低成本中半导体工业已经进步到纳米技术工艺节点，特别是当半导体器件尺寸降到22nm或以下时，来自制造和设计方面的挑战已经导致了三维设计如鳍片场效应晶体管(FinFET)的发展。
相对于现有的平面晶体管，所述FinFET器件在沟道控制以及降低浅沟道效应等方面具有更加优越的性能，平面栅极结构设置于所述沟道上方，而在FinFET器件中栅极环绕所述鳍片设置，因此能从三个面来控制静电，在静电控制方面的性能也更突出；同时又更加紧凑，提高了器件的集成度，因此在模拟电路(analog circuits)和静态存储器(SRAMs)中得到广泛应用。
FinFET器件的体硅制造工艺中的关键制备步骤取得了很大进步，这些关键步骤包括例如浅沟槽隔离结构(STI)中沟槽养养花的回蚀刻和鳍片高度等，在制备过程中往往采用SiCoNi选择性材料去除的刻蚀方法来实现这些步骤。通过这一新的集成方案获得的FinFET器件在集成平面CMOS与FinFET于同一晶圆上的共同制备过程中获得检验。
因此，如何进一步提高器件的密度一直以来是业内的研究重点。
发明内容
在发明内容部分中引入了一系列简化形式的概念，这将在具体实施方式部分中进一步详细说明。本发明的发明内容部分并不意味着要试图限定出所要求保护的技术方案的关键特征和必要技术特征，更不意味着试图确定所要求保护的技术方案的保护范围。
为了克服目前存在的问题，本发明实施例一提供一种半导体器件的制作方法，该方法包括：
提供半导体衬底，在所述半导体衬底的表面上形成有若干间隔的鳍片，在所述鳍片的顶面上形成有掩膜层，在所述半导体衬底的表面上形成有浅沟槽隔离结构，其中，所述浅沟槽隔离结构的顶面低于鳍片的顶面；
在每个所述鳍片的侧壁上生长外延层；
在所述外延层的外侧形成绝缘材料层；
依次去除所述掩膜层和所述鳍片。
进一步，所述鳍片和所述外延层为不同的半导体材料。
进一步，所述鳍片的材料包括硅锗，所述外延层为硅外延层。
进一步，所述外延层的厚度范围为2nm～200nm。
进一步，所述绝缘材料层的厚度范围为5nm～100nm。
进一步，所述绝缘材料层填充满所述外延层外侧的空隙，且所述隔离材料层的顶面与所述外延层的顶面齐平。
进一步，所述绝缘材料层的材料包括氧化硅。
本发明实施例二提供一种半导体器件，包括：
半导体衬底，形成于所述半导体衬底上的多个浅沟槽隔离结构，以及形成于所述浅沟槽隔离结构之间暴露所述半导体衬底表面的若干开口，在所述浅沟槽隔离结构的表面上形成有若干条形的外延层，每个所述外延层垂直于所述半导体衬底的表面，在每个所述外延层的第一侧壁的外侧形成有绝缘材料层，且所述绝缘材料层位于所述浅沟槽隔离结构的表面上。
进一步，每个所述外延层的第一侧壁位于所述浅沟槽隔离结构的表面上，所述外延层的第二侧壁与其外侧相邻的所述开口的侧壁对齐，其中所述第一侧壁和所述第二侧壁相对。
进一步，所述绝缘材料层填充满所述外延层的第一侧壁外侧的空隙，且所述绝缘材料层的顶面与所述外延层的顶面齐平。
根据本发明的制作方法，可以制作获得垂直SOI结构，从而提高器件的密度。本发明的半导体器件为垂直SOI结构，从而提高了器件的密度。
附图说明
本发明的下列附图在此作为本发明的一部分用于理解本发明。附图中示出了本发明的实施例及其描述，用来解释本发明的原理。
附图中：
图1A～图1E示出了根据本发明一实施方式的制作方法依次实施各步骤所获得器件的剖面示意图；
图2示出了根据本发明一实施方式的制作方法的步骤流程图；
图3示出了本发明一实施方式的半导体器件的剖面示意图。
具体实施方式
在下文的描述中，给出了大量具体的细节以便提供对本发明更为彻底的理解。然而，对于本领域技术人员而言显而易见的是，本发明可以无需一个或多个这些细节而得以实施。在其他的例子中，为了避免与本发明发生混淆，对于本领域公知的一些技术特征未进行描述。
应当理解的是，本发明能够以不同形式实施，而不应当解释为局限于这里提出的实施例。相反地，提供这些实施例将使公开彻底和完全，并且将本发明的范围完全地传递给本领域技术人员。在附图中，为了清楚，层和区的尺寸以及相对尺寸可能被夸大。自始至终相同附图标记表示相同的元件。
应当明白，当元件或层被称为“在…上”、“与…相邻”、“连接到”或“耦合到”其它元件或层时，其可以直接地在其它元件或层上、与之相邻、连接或耦合到其它元件或层，或者可以存在居间的元件或层。相反，当元件被称为“直接在…上”、“与…直接相邻”、“直接连接到”或“直接耦合到”其它元件或层时，则不存在居间的元件或层。应当明白，尽管可使用术语第一、第二、第三等描述各种元件、部件、区、层和/或部分，这些元件、部件、区、层和/或部分不应当被这些术语限制。这些术语仅仅用来区分一个元件、部件、区、层或部分与另一个元件、部件、区、层或部分。因此，在不脱离本发明教导之下，下面讨论的第一元件、部件、区、层或部分可表示为第二元件、部件、区、层或部分。
空间关系术语例如“在…下”、“在…下面”、“下面的”、“在…之下”、“在…之上”、“上面的”等，在这里可为了方便描述而被使用从而描述图中所示的一个元件或特征与其它元件或特征的关系。应当明白，除了图中所示的取向以外，空间关系术语意图还包括使用和操作中的器件的不同取向。例如，如果附图中的器件翻转，然后，描述为“在其它元件下面”或“在其之下”或“在其下”元件或特征将取向为在其它元件或特征“上”。因此，示例性术语“在…下面”和“在…下”可包括上和下两个取向。器件可以另外地取向(旋转90度或其它取向)并且在此使用的空间描述语相应地被解释。
在此使用的术语的目的仅在于描述具体实施例并且不作为本发明的限制。在此使用时，单数形式的“一”、“一个”和“所述/该”也意图包括复数形式，除非上下文清楚指出另外的方式。还应明白术语“组成”和/或“包括”，当在该说明书中使用时，确定所述特征、整数、步骤、操作、元件和/或部件的存在，但不排除一个或更多其它的特征、整数、步骤、操作、元件、部件和/或组的存在或添加。在此使用时，术语“和/或”包括相关所列项目的任何及所有组合。
为了彻底理解本发明，将在下列的描述中提出详细的结构和步骤，以便阐释本发明提出的技术方案。本发明的较佳实施例详细描述如下，然而除了这些详细描述外，本发明还可以具有其他实施方式。
实施例一
下面将参照图1A～图1E以及图2对本发明的半导体器件的制作方法做详细描述。
首先，执行步骤S201，提供半导体衬底100，在所述半导体衬底100的表面上形成有若干间隔的鳍片101，在所述鳍片101的顶面上形成有掩膜层103，在所述半导体衬底100的表面上形成有浅沟槽隔离结构102，其中，所述浅沟槽隔离结构102的顶面低于鳍片101的顶面，如图1A所示。
半导体衬底100为体硅衬底，其可以是以下所提到的材料中的至少一种：Si、Ge、SiGe、SiC、SiGeC、InAs、GaAs、InP或者其它III/V化合物半导体，还包括这些半导体构成的多层结构等，或者为绝缘体上硅(SOI)、绝缘体上层叠硅(SSOI)、绝缘体上层叠锗化硅(S-SiGeOI)、绝缘体上锗化硅(SiGeOI)以及绝缘体上锗(GeOI)等。
示例性地，所述鳍片101为条形且与半导体衬底100的表面垂直。所述鳍片的材料可以为任何适合的半导体材料，例如Si、SiGe、Ge或者例如砷化镓之类的III-V族材料等，本实施例中，所述鳍片的材料包括硅锗。
在一个示例中，形成所述鳍片101的过程包括：首先在半导体衬底100上形成半导体材料层，半导体衬底100内已经形成具有阱区，所述半导体材料层可以Si、SiGe、Ge或者例如砷化镓之类的III-V族材料，然后在所述半导体材料层上形成图案化的掩膜层103，掩模层通常可以包括数种掩模材料的任何一种，包括但不限于：硬掩模材料和光刻胶掩模材料。本实施例中，掩模层包括硬掩模材料。所述硬掩膜材料可以为本领域技术人员熟知的可以作为硬掩膜的材料，较佳地，硬掩膜材料为氮化硅，硬掩膜材料还可以为氮化硅材料层与其他适合的膜层的叠层等。图案化的掩膜层103定义了鳍片的宽度、长度以及位置等，然后以图案化的掩膜层103为掩膜蚀刻所述半导体材料层，以形成鳍片101。
在另一个示例中，形成所述鳍片101的过程还可以包括：在半导体衬底100的表面上形成图案化的掩膜层103，掩模层通常可以包括数种掩模材料的任何一种，包括但不限于：硬掩模材料和光刻胶掩模材料。本实施例中，掩模层包括硬掩模材料。所述硬掩膜材料可以为本领域技术人员熟知的可以作为硬掩膜的材料，较佳地，硬掩膜材料为氮化硅，硬掩膜材料还可以为氮化硅材料层与其他适合的膜层的叠层等。图案化的掩膜层103定义了鳍片的宽度、长度以及位置等，然后以图案化的掩膜层103为掩膜蚀刻所述半导体衬底100，以形成鳍片101。
上述形成鳍片101的方法仅作为示例，并不构成对本发明的限制，对于其它适合的方法也可适用。
在一个示例中，形成浅沟槽隔离结构102的过程可以包括：首先，形成覆盖所述半导体衬底100表面和所述鳍片101的隔离材料层。所述隔离材料层的材料可以包括氧化硅、氮化硅、氮氧化硅等。可采用本领域技术人员熟知的任何隔离材料层的沉积方法形成，例如，化学气相沉积方法或等离子增强化学气相沉积等方法。之后，并平坦化隔离材料层，停止于鳍片101的顶面上。当所述鳍片101上形成有掩膜层103时，可使该平坦化停止于掩膜层103内。可以使用半导体制造领域中常规的平坦化方法来实现表面的平坦化。该平坦化方法的非限制性实例包括机械平坦化方法和化学机械抛光平坦化方法。化学机械抛光平坦化方法更常用；接着，回蚀刻所述隔离材料层，以形成所述浅沟槽隔离结构102，所述回刻蚀工艺可以采用湿法刻蚀或者干法刻蚀。
接着，执行步骤S202，在每个所述鳍片101的侧壁上生长外延层104，如图1B所示。
所述外延层104的材料可以为任何适合的半导体材料，例如Si、SiGe、Ge或者例如砷化镓之类的III-V族材料。进一步，该外延层104和所述鳍片101为不同的半导体材料，以具有不同的刻蚀选择比。本实施例中，所述鳍片101的材料包括硅锗，所述外延层104为硅外延层。
在所述鳍片101的顶面上形成有掩膜层103，在半导体衬底100的表面上形成有浅沟槽隔离结构102，因此使得外延层104只选择性地生长于所述鳍片101暴露的侧壁上。
选择性外延生长可以采用低压化学气相沉积(LPCVD)、等离子体增强化学气相沉积(PECVD)、超高真空化学气相沉积(UHVCVD)、快速热化学气相沉积(RTCVD)和分子束外延(MBE)中的一种。所述选择性外延生长可以在UHV/CVD反应腔中进行。所述选择性外延生长是在压强为1～100托且温度为500～1000摄氏度的工艺条件下进行的。
以沉积硅外延层为例，沉积工艺可为化学气相沉积或等离子体增强化学气相沉积(PECVD)，其中使用的是如SiCl4、SiHCl3或SiH2Cl2等包括氯的反应气体及/或其中使用的是例如HCl等包括氯还有如SiH4或Si2H6等包括硅的化合物。氯原子可与沉积在二氧化硅或氮化硅中的硅起化学反应并且产生可从反应室予以抽出的气态反应产物，而包括结晶硅在内的物质沉积于所述鳍片101暴露的侧壁上，而没有或很少有半导体材料沉积在硬掩膜层103上以及浅沟槽隔离结构102的表面上。
进一步，所述外延层104的厚度范围为2nm～200nm，本实施例中该厚度指从鳍片的侧壁开始向侧壁外侧延伸的厚度。示例性地，所述外延层104的高度范围可以为5nm～100nm。
接着，执行步骤S203，在所述外延层104的外侧形成绝缘材料层105，如图1C所示。
所述绝缘材料层105的材料例如是氮化硅，氧化硅或者氮氧化硅等绝缘材料。本实施中，所述绝缘材料层105的材料为氧化硅。当其为氧化硅时，可以采用诸如炉管氧化、峰值退火热氧化或原位水蒸气氧化(ISSG)等热氧化工艺或化学气相沉积(CVD)、原子层沉积(ALD)或者物理气相沉积(PVD)等适合的沉积工艺形成所述绝缘材料层105。
示例性地，形成绝缘材料层105的过程可以包括：沉积绝缘材料层覆盖半导体衬底的表面，且填充满所述外延层104外侧的空隙，并对绝缘材料层进行化学机械研磨工艺，停止于掩膜层103的表面上，之后可回蚀刻部分绝缘材料层，使所述隔离材料层105的顶面与所述外延层104的顶面齐平。
示例性地，绝缘材料层105的厚度可以范围为5nm～100nm。上述数值范围仅作为示例，并不构成对本发明的限制。
接着，执行步骤S204，依次去除所述掩膜层103和所述鳍片101，如图1D和图1E所示。
如图1D所示，去除掩膜层103。根据掩膜层103的材料选择适合的工艺，例如干法刻蚀或湿法刻蚀。干法刻蚀工艺包括但不限于：反应离子刻蚀(RIE)、离子束刻蚀、等离子体刻蚀或者激光切割。最好通过一个或者多个RIE步骤进行干法刻蚀。湿法刻蚀可以选用对于掩膜层103具有高的刻蚀选择比的方法，例如当掩膜层103的材料为氮化硅时，可采用热磷酸作为刻蚀剂，进行湿法刻蚀工艺去除掩膜层103。
之后，如图1E所示，去除鳍片101。
可采用干法刻蚀或者湿法刻蚀等方法刻蚀去除鳍片101，其中，干刻蚀工艺可以为反应离子刻蚀、离子束刻蚀、等离子刻蚀、激光烧蚀或者这些方法的任意组合。也可以使用单一的刻蚀方法，或者也可以使用多于一个的刻蚀方法。干法刻蚀的其源气体可以包括HBr和/或CF4气体。
至此，完成了根据本发明实施例的方法实施的工艺步骤，可以理解的是，本实施例半导体器件制作方法不仅包括上述步骤，在上述步骤之前、之中或之后还可包括其他需要的步骤，比如形成虚拟栅极、金属栅极的步骤，其都包括在本实施制作方法的范围内。
综上所述，根据本发明的制作方法，可以制作获得垂直SOI结构，从而提高器件的密度。
实施例二
下面，参考图3，对本发明的半导体器件做详细描述。
作为示例，如图3所示，本发明的半导体器件包括半导体衬底300，半导体衬底300为体硅衬底，其可以是以下所提到的材料中的至少一种：Si、Ge、SiGe、SiC、SiGeC、InAs、GaAs、InP或者其它III/V化合物半导体，还包括这些半导体构成的多层结构等，或者为绝缘体上硅(SOI)、绝缘体上层叠硅(SSOI)、绝缘体上层叠锗化硅(S-SiGeOI)、绝缘体上锗化硅(SiGeOI)以及绝缘体上锗(GeOI)等。
还包括形成于所述半导体衬底300上的多个浅沟槽隔离结构301，以及形成于所述浅沟槽隔离结构301之间暴露所述半导体衬底300表面的若干开口302，在所述浅沟槽隔离结构301的表面上形成有若干条形的外延层303，每个所述外延层303垂直于所述半导体衬底300的表面，在每个所述外延层303的第一侧壁3031的外侧形成有绝缘材料层304，且所述绝缘材料层304位于所述浅沟槽隔离结构301的表面上。
在一个示例中，每个所述外延层303的第一侧壁3031位于所述浅沟槽隔离结构301的表面上，所述外延层303的第二侧壁3032与其外侧相邻的所述开口302的侧壁对齐，其中所述第一侧壁3031和所述第二侧壁3032相对。
在一个示例中，所述绝缘材料层304填充满所述外延层303的第一侧壁3031外侧的空隙，且所述绝缘材料层304的顶面与所述外延层303的顶面齐平。
示例性地，浅沟槽隔离结构301的材料可以包括氧化硅、氮化硅、氮氧化硅等。
所述外延层303的材料可以为任何适合的半导体材料，例如Si、SiGe、Ge或者例如砷化镓之类的III-V族材料。本实施例中，所述外延层303为硅外延层。示例性地，所述外延层303的厚度范围为2nm～200nm，本实施例中该厚度指从鳍片的侧壁开始向侧壁外侧延伸的厚度，所述外延层303的高度范围为5nm～100nm。
所述绝缘材料层304的材料例如是氮化硅，氧化硅或者氮氧化硅等绝缘材料。本实施例中，所述绝缘材料层304的材料包括氧化硅。示例性地，绝缘材料层304的厚度可以范围为5nm～100nm。上述数值范围仅作为示例，并不构成对本发明的限制。
综上所述，本发明的半导体器件为垂直SOI结构，从而提高了器件的密度。
本发明已经通过上述实施例进行了说明，但应当理解的是，上述实施例只是用于举例和说明的目的，而非意在将本发明限制于所描述的实施例范围内。此外本领域技术人员可以理解的是，本发明并不局限于上述实施例，根据本发明的教导还可以做出更多种的变型和修改，这些变型和修改均落在本发明所要求保护的范围以内。本发明的保护范围由附属的权利要求书及其等效范围所界定。

Claims (10)

1.一种半导体器件的制作方法，其特征在于，包括：
提供半导体衬底，在所述半导体衬底的表面上形成有若干间隔的鳍片，在所述鳍片的顶面上形成有掩膜层，在所述半导体衬底的表面上形成有浅沟槽隔离结构，其中，所述浅沟槽隔离结构的顶面低于鳍片的顶面；
在每个所述鳍片的侧壁上生长外延层；
在所述外延层的外侧形成绝缘材料层；
依次去除所述掩膜层和所述鳍片。
2.根据权利要求1所述的制作方法，其特征在于，所述鳍片和所述外延层为不同的半导体材料。
3.根据权利要求1或2所述的制作方法，其特征在于，所述鳍片的材料包括硅锗，所述外延层为硅外延层。
4.根据权利要求1所述的制作方法，其特征在于，所述外延层的厚度范围为2nm～200nm。
5.根据权利要求1所述的制作方法，其特征在于，所述绝缘材料层的厚度范围为5nm～100nm。
6.根据权利要求1所述的制作方法，其特征在于，所述绝缘材料层填充满所述外延层外侧的空隙，且所述隔离材料层的顶面与所述外延层的顶面齐平。
7.根据权利要求1所述的制作方法，其特征在于，所述绝缘材料层的材料包括氧化硅。
8.一种半导体器件，其特征在于，包括：
半导体衬底，形成于所述半导体衬底上的多个浅沟槽隔离结构，以及形成于所述浅沟槽隔离结构之间暴露所述半导体衬底表面的若干开口，在所述浅沟槽隔离结构的表面上形成有若干条形的外延层，每个所述外延层垂直于所述半导体衬底的表面，在每个所述外延层的第一侧壁的外侧形成有绝缘材料层，且所述绝缘材料层位于所述浅沟槽隔离结构的表面上。
9.根据权利要求8所述的半导体器件，其特征在于，每个所述外延层的第一侧壁位于所述浅沟槽隔离结构的表面上，所述外延层的第二侧壁与其外侧相邻的所述开口的侧壁对齐，其中所述第一侧壁和所述第二侧壁相对。
10.根据权利要求8所述的半导体器件，其特征在于，所述绝缘材料层填充满所述外延层的第一侧壁外侧的空隙，且所述绝缘材料层的顶面与所述外延层的顶面齐平。
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