JP5575462B2 - 電子デバイスおよび電子デバイスの製造方法 - Google Patents

電子デバイスおよび電子デバイスの製造方法 Download PDF

Info

Publication number
JP5575462B2
JP5575462B2 JP2009269918A JP2009269918A JP5575462B2 JP 5575462 B2 JP5575462 B2 JP 5575462B2 JP 2009269918 A JP2009269918 A JP 2009269918A JP 2009269918 A JP2009269918 A JP 2009269918A JP 5575462 B2 JP5575462 B2 JP 5575462B2
Authority
JP
Japan
Prior art keywords
layer
compound semiconductor
seed crystal
crystal
lattice
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP2009269918A
Other languages
English (en)
Other versions
JP2010153846A (ja
Inventor
貞則 山中
雅彦 秦
朋幸 高田
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Sumitomo Chemical Co Ltd
Original Assignee
Sumitomo Chemical Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Sumitomo Chemical Co Ltd filed Critical Sumitomo Chemical Co Ltd
Priority to JP2009269918A priority Critical patent/JP5575462B2/ja
Publication of JP2010153846A publication Critical patent/JP2010153846A/ja
Application granted granted Critical
Publication of JP5575462B2 publication Critical patent/JP5575462B2/ja
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/20—Deposition of semiconductor materials on a substrate, e.g. epitaxial growth solid phase epitaxy
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/8258—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using a combination of technologies covered by H01L21/8206, H01L21/8213, H01L21/822, H01L21/8252, H01L21/8254 or H01L21/8256
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02367—Substrates
    • H01L21/0237—Materials
    • H01L21/02373—Group 14 semiconducting materials
    • H01L21/02381—Silicon, silicon germanium, germanium
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02436—Intermediate layers between substrates and deposited layers
    • H01L21/02439—Materials
    • H01L21/02441—Group 14 semiconducting materials
    • H01L21/0245—Silicon, silicon germanium, germanium
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02436—Intermediate layers between substrates and deposited layers
    • H01L21/02439—Materials
    • H01L21/02455—Group 13/15 materials
    • H01L21/02463—Arsenides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/02521—Materials
    • H01L21/02538—Group 13/15 materials
    • H01L21/02543—Phosphides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/02521—Materials
    • H01L21/02538—Group 13/15 materials
    • H01L21/02546—Arsenides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02612—Formation types
    • H01L21/02617—Deposition types
    • H01L21/02636—Selective deposition, e.g. simultaneous growth of mono- and non-monocrystalline semiconductor materials

Description

本発明は、半導体基板、電子デバイス、および半導体基板の製造方法に関する。
近年、活性領域にＧａＡｓ等の化合物半導体を用いた各種の高機能電子デバイスが開発されている。上記化合物半導体の結晶性は、電子デバイスの性能に大きく影響するので、結晶性に優れた化合物半導体を形成することが求められている。例えば、特許文献１は、シリコン基板上に成長させた低欠陥密度のＧａＡｓを用いた半導体デバイスを開示する。
特許文献１では、シリコン基板上にシリコン酸化物層が形成され、当該シリコン酸化物層に設けられた開口の内部にゲルマニウムシリコン合金が形成されることで、当該ゲルマニウムシリコン合金の上層に、転位欠陥密度の極めて小さなゲルマニウム面が形成される。上記ゲルマニウム面に成長したＧａＡｓは、欠陥密度が小さい。特許文献１では、上記ＧａＡｓに形成された発光素子および受光素子と、上記シリコン基板に形成された集積回路とが金属リードにより結合されて、半導体デバイスが形成される。
特開平４−２３３７２０号公報
しかしながら、上述した半導体デバイスは、シリコン基板、ゲルマニウムシリコン合金、およびＧａＡｓが、シリコン基板の主面に垂直な方向に、この順に配置される。また、ゲルマニウムシリコン合金およびＧａＡｓがシリコン基板上に複数形成される。一般的にゲルマニウムシリコン合金は、半導体としての禁制帯幅が０．７〜１．１ｅＶと小さく、１０５Ωｃｍ以上の高い抵抗率を得ることが困難である。またＧａＡｓの構成成分とゲルマニウムシリコン合金の構成成分は、相互に電気的活性不純物であることから、各成分の相互拡散によりドーピングされ、抵抗率がさらに低下し易い。ゲルマニウムシリコン合金層の抵抗率が低下した結果、ＧａＡｓとシリコン基板との間の絶縁が十分でなく、半導体デバイスの動作が不安定になる場合がある。
上記課題を解決するために、本発明の第１の態様においては、ベース基板と、ベース基板上に設けられたシード結晶と、シード結晶の上方に設けられた化合物半導体と、シード結晶と化合物半導体との間に設けられ、シード結晶よりも大きな抵抗率を有する高抵抗層とを備え、シード結晶と化合物半導体とが格子整合または擬格子整合している半導体基板を提供する。一例として、ベース基板の主面に平行な方向における化合物半導体の格子間距離が、主面に平行な方向におけるシード結晶の格子間距離と略同一である。また、高抵抗層がシード結晶に格子整合または擬格子整合し、化合物半導体が高抵抗層に格子整合または擬格子整合していてもよい。ベース基板は、例えばＳｉ基板、ＳＯＩ基板、またはＧＯＩ基板である。
半導体基板は、ベース基板上に形成され、シード結晶の前駆体が結晶に成長することを阻害する阻害層をさらに備え、阻害層をベース基板にまで貫通する開口が形成されており、シード結晶が開口の内部に設けられていてもよい。シード結晶は、例えばＳｉｘＧｅ１−ｘ結晶（０≦ｘ＜１）を含む。
当該半導体基板において、高抵抗層は、例えば酸化物誘電体を含む。酸化物誘電体は化合物半導体の一部を選択的に酸化して形成されていてもよい。酸化物誘電体はＡｌを含む３−５族化合物半導体を酸化して形成されていてもよい。高抵抗層は、例えば、Ｂを含む３−５族化合物半導体、または、酸素がドープされ、Ａｌを含む３−５族化合物半導体を有する。
シード結晶はｐ型半導体であり、化合物半導体はｎ型半導体であり、高抵抗層は化合物半導体の空乏層であってもよい。例えば、シード結晶は、高濃度ｐ型Ｇｅであり、化合物半導体は低濃度ｎ型ＡｌｙＧａ１−ｙＡｓ（０≦ｙ≦１）である。また、シード結晶は低濃度ｐ型ＳｉＧｅであり、化合物半導体は低濃度ｎ型ＩｎｚＧａ１−ｚＰ（０≦ｚ≦１）であってもよい。
半導体基板は、ベース基板上にシード結晶を設け、シード結晶に格子整合または擬格子整合する前駆体層を結晶成長させ、前駆体層に格子整合または擬格子整合する化合物半導体を結晶成長させ、前駆体層を選択的に酸化して高抵抗層を形成することによって製造されてもよい。例えば、シード結晶はＳｉｘＧｅ１−ｘ結晶（０≦ｘ＜１）を含み、前駆体層はＡｌを含む３−５族化合物半導体を含む。
また、半導体基板は、シード結晶の前駆体が結晶に成長することを阻害する阻害層をベース基板上に形成し、阻害層をベース基板にまで貫通する開口を阻害層に形成し、シード結晶を開口の内部に設け、シード結晶に格子整合または擬格子整合する前駆体層を結晶成長させ、前駆体層に格子整合または擬格子整合する化合物半導体を結晶成長させ、前駆体層を選択的に酸化して高抵抗層を形成することによって製造されてもよい。半導体基板は、前駆体層と開口の内壁との間に空隙が形成されており、前駆体層の空隙に接する面から酸素を導入し、前駆体層を選択的に酸化することによって製造されてもよい。半導体基板は、前駆体層を阻害層の表面よりも凸に結晶成長させ、前駆体層を核として、化合物半導体を阻害層に沿って成長させ、前駆体層を選択的に酸化することによって製造されてもよい。
本発明の第２の態様においては、ベース基板と、ベース基板上に設けられたシード結晶と、シード結晶の上方に設けられた化合物半導体と、シード結晶と化合物半導体との間に設けられ、シード結晶よりも大きな抵抗率を有する高抵抗層と化合物半導体に形成された第１の電子素子とを備え、シード結晶と化合物半導体とが格子整合または擬格子整合している電子デバイスが提供される。例えば、当該電子デバイスにおいては、ベース基板上に形成され、シード結晶の前駆体が結晶に成長することを阻害する阻害層をさらに備え、阻害層には、阻害層をベース基板にまで貫通する開口が形成されており、シード結晶が開口の内部に形成されている。
当該電子デバイスは、ベース基板上に形成された第２の電子素子をさらに備え、阻害層は第２の電子素子の上方に形成されていてもよい。高抵抗層は、例えば、化合物半導体の一部を選択的に酸化して形成されている。
本発明の第３の態様においては、ベース基板を準備する段階と、ベース基板上にシード結晶を設ける段階と、シード結晶に格子整合または擬格子整合する前駆体層を結晶成長させる段階と、前駆体層に格子整合または擬格子整合する化合物半導体を結晶成長させる段階と、前駆体層を選択的に酸化する段階とを備える半導体基板の製造方法を提供する。前駆体層は、例えばＡｌを含む３−５族化合物半導体を含む。当該製造方法は、ベース基板上に、シード結晶の前駆体が結晶に成長することを阻害する阻害層を形成する段階と、阻害層をベース基板にまで貫通する開口を阻害層に形成する段階と、開口の内部にシード結晶を設ける段階とをさらに備えてもよい。
当該製造方法においては、シード結晶はＳｉｘＧｅ１−ｘ結晶（０≦ｘ＜１）を含み、シード結晶を設ける段階は、ＳｉｘＧｅ１−ｘ結晶の前駆体をエピタキシャル成長法により結晶に成長させる段階と、ＳｉｘＧｅ１−ｘ結晶をアニールする段階とを有してもよい。また、当該製造方法は、ベース基板を準備する段階と、ベース基板上にシード結晶を設ける段階と、シード結晶よりも抵抗率が大きく、シード結晶に格子整合または擬格子整合する高抵抗層を設ける段階と、高抵抗層に格子整合または擬格子整合する化合物半導体を結晶成長させる段階とを備えてもよい。
半導体基板１１０の断面の一例を概略的に示す。 半導体基板２１０の断面の一例を概略的に示す。 半導体基板２１０の断面の一例を概略的に示す。 半導体基板２１０の断面の一例を概略的に示す。 半導体基板３１０の断面の一例を概略的に示す。 半導体基板４１０の断面の一例を概略的に示す。 電子デバイス５００の断面の一例を概略的に示す。 電子デバイス５００の製造方法の一例を表すフローチャートを示す。 半導体基板５１０の製造過程の一例を概略的に示す。 半導体基板５１０の製造過程の一例を概略的に示す。 半導体基板５１０の製造過程の一例を概略的に示す。 半導体基板１０１０の一例を概略的に示す。 半導体基板５１０の断面の一例を概略的に示す。 半導体基板１０１０の一例を概略的に示す。 電子デバイス５００においてＨＢＴが形成された部分を観察した断面ＴＥＭ写真である。
以下、図面を参照して、実施形態について説明するが、図面の記載において、同一または類似の部分には同一の参照番号を付して重複する説明を省く場合がある。なお、図面は模式的なものであり、厚みと平面寸法との関係、比率等は現実のものとは異なる場合がある。また、説明の都合上、図面相互間においても互いの寸法の関係又は比率が異なる部分が含まれる場合がある。
図１は、半導体基板１１０の断面の一例を概略的に示す。半導体基板１１０は、ベース基板１２０、シード結晶１４０、高抵抗層１６０、および化合物半導体１８０を備える。ベース基板１２０は、第１主面１２２および第２主面１２４を有する。シード結晶１４０はベース基板１２０上に設けられる。高抵抗層１６０はシード結晶１４０に接して設けられる。
化合物半導体１８０は、シード結晶１４０の上方に、高抵抗層１６０に接して設けられる。本例では、化合物半導体１８０およびシード結晶１４０は、高抵抗層１６０を挟んで設けられる。シード結晶１４０と化合物半導体１８０とは、格子整合または擬格子整合する。ここで、本明細書において、「Ａの上方」とは、「Ａ」を起点としてベース基板１２０から離れる方向に延伸する線上における、「Ａ」の面上を含む任意の位置をいう。
「Ａ」は、例えば、シード結晶１４０または第２の電子素子５８０である。例えば、「シード結晶１４０の上方」とは、シード結晶１４０の表面を起点として、ベース基板１２０から離れる方向に延伸する線上の位置をいう。「Ａの下方」とは、「Ａ」を起点としてベース基板１２０から離れる方向と反対の方向に延伸する線上における任意の位置をいう。
また、本明細書において、「擬格子整合」とは、完全な格子整合ではないが、２つの半導体の格子定数の差が小さく、格子不整合による欠陥の発生が顕著でない範囲で、２つの半導体を積層できる状態をいう。このとき、各半導体の結晶格子が、弾性変形できる範囲内で変形することで、上記格子定数の差が吸収される。例えば、ＧｅとＧａＡｓとの積層状態は、擬格子整合と呼ばれる。なお、２つの半導体が接していない場合であっても、２つの半導体の格子定数が同一、または、格子定数の差が上述したように小さい場合には、２つの半導体が「格子整合」または「擬格子整合」すると称する。
例えば、シード結晶１４０と化合物半導体１８０とが格子整合または擬格子整合している場合には、ベース基板１２０の第１主面１２２に平行な面における化合物半導体１８０の格子間距離が、第１主面１２２に平行な面におけるシード結晶１４０の格子間距離と略同一である。ベース基板１２０の第１主面１２２に平行な面における化合物半導体１８０の格子間距離と第１主面１２２に平行な面におけるシード結晶１４０の格子間距離との差は、それぞれの格子間距離の３％以内であることが好ましい。高抵抗層１６０はシード結晶１４０に格子整合または擬格子整合していてもよい。また、化合物半導体１８０は、高抵抗層１６０に格子整合または擬格子整合していてもよい。
ベース基板１２０は、例えば、Ｓｉ基板、ＳＯＩ（ｓｉｌｉｃｏｎ−ｏｎ−ｉｎｓｕｌａｔｏｒ）基板、Ｇｅ基板、ＧＯＩ（ｇｅｒｍａｎｉｕｍ−ｏｎ−ｉｎｓｕｌａｔｏｒ）基板、およびＧａＡｓ基板のうちの何れか１つの基板である。Ｓｉ基板は単結晶Ｓｉ基板であってもよい。ベース基板１２０は、サファイア基板、ガラス基板、およびＰＥＴフィルム等の樹脂基板であってもよい。
シード結晶１４０は、ベース基板１２０の第１主面１２２に接する。シード結晶１４０は、化合物半導体１８０の結晶成長に良好なシード面を提供する。シード結晶１４０は、ベース基板１２０または第１主面１２２に存在する不純物が、高抵抗層１６０または化合物半導体１８０の結晶性に悪影響を及ぼすことを抑制する。シード結晶１４０は、例えば、半導体の結晶を含む。具体的には、シード結晶１４０はＳｉｘＧｅ１−ｘ結晶層を有してもよい。ここでｘは、０≦ｘ＜１を満たす実数を表す。シード結晶１４０は複数の層を含んでもよい。
シード結晶１４０は、例えば、エピタキシャル成長法により形成できる。シード結晶１４０は、例えば、化学気相析出法（ＣＶＤ法と称する場合がある。）、有機金属気相成長法（ＭＯＣＶＤ法と称する場合がある。）、分子線エピタキシ法（ＭＢＥ法と称する場合がある。）、または原子層成長法（ＡＬＤ法と称する場合がある。）により形成できる。上記の方法により半導体の結晶層が形成された後、当該結晶層がエッチング等のフォトリソグラフィ法によりパターニングされて、ベース基板１２０の一部にシード結晶１４０が形成されてもよい。
シード結晶１４０はアニールされることが好ましい。シード結晶１４０の内部には、ベース基板１２０とシード結晶１４０との格子定数の違い等により、格子欠陥等の欠陥が発生する場合がある。上記欠陥は、例えば、シード結晶１４０を加熱してアニールを施すことにより、シード結晶１４０の内部を移動する。上記欠陥は、シード結晶１４０の内部を移動して、シード結晶１４０の界面もしくは表面、またはシード結晶１４０の内部にあるゲッタリングシンク等に捕捉される。即ち、シード結晶１４０にアニールを施すことにより、シード結晶１４０の結晶性を向上させることができる。シード結晶１４０は、非晶質または多結晶のＳｉｘＧｅ１−ｘ結晶がアニールされて形成されてもよい。
上記アニールは、複数段階のアニールであってもよい。例えば、シード結晶１４０の融点に達しない温度での高温アニールを実施した後、高温アニールの温度より低い温度での低温アニールを実施する。このような２段階のアニールが複数回繰り返されてもよい。高温アニールの温度および時間は、シード結晶１４０がＳｉｘＧｅ１−ｘ（０≦ｘ＜１）を有する場合には、例えば、８５０〜９００℃で２〜１０分間である。低温アニールの温度および時間は、例えば、６５０〜７８０℃で２〜１０分間である。このような２段階アニールが、例えば１０回繰り返される。
図１において、高抵抗層１６０はシード結晶１４０に接する。しかし、高抵抗層１６０とシード結晶１４０との間に、他の層が配置されてもよい。例えば、高抵抗層１６０は、シード結晶１４０に格子整合または擬格子整合するバッファー層に格子整合または擬格子整合する。
高抵抗層１６０の抵抗率は、シード結晶１４０の抵抗率より大きい。また、ベース基板１２０の第１主面１２２に垂直な方向における高抵抗層１６０の抵抗値は、シード結晶１４０の抵抗値より大きくてよい。これにより、高抵抗層１６０が、ベース基板１２０と化合物半導体１８０とを電気的に分離する。その結果、ベース基板１２０に形成された複数の化合物半導体１８０のそれぞれに電子素子が形成された場合に、電子素子間が絶縁分離される。
高抵抗層１６０は、例えば酸化物誘電体を有する。高抵抗層１６０は、Ａｌを含む３−５族化合物半導体を酸化して得られる酸化物誘電体を有してもよい。Ａｌを含む３−５族化合物半導体は、例えば、ＡｌＧａＡｓまたはＡｌＩｎＧａＰである。Ａｌを含む３−５族化合物半導体は、例えば、ＭＯＣＶＤ法等のエピタキシャル成長法により形成できる。Ａｌを含む３−５族化合物半導体は、化合物半導体１８０を形成した後で酸化されてもよい。高抵抗層１６０は、例えば、酸素がドープされＡｌを含む３−５族化合物半導体を有する。高抵抗層１６０は、Ｂを含む３−５族化合物半導体を有してもよい。
なお、本明細書において、抵抗率とは比抵抗を意味する。半導体における抵抗率は、当該半導体にオーミック性電極を取り付け、四端子法により計測する。ベース基板１２０と化合物半導体１８０を電気的に分離するには、高抵抗層１６０は、禁制帯幅が１．４ｅＶ以上であり、少なくとも１０５Ωｃｍ以上の抵抗率を有することが好ましく、より好ましくは禁制帯幅が１．６ｅＶ以上であり、１０７Ωｃｍ以上の抵抗率を有する。さらに好ましくは禁制帯幅が１．８ｅＶ以上、抵抗率が１０９Ωｃｍ以上であれば、高電圧が印加される半導体デバイスを含む幅広い用途に適用できる。このような高抵抗層１６０を用いることにより、ベース基板１２０と化合物半導体１８０との間のリーク電流密度を、１Ａ／ｃｍ２以下に抑制することができる。
化合物半導体１８０は高抵抗層１６０に接する。化合物半導体１８０は、シード結晶１４０と格子整合または擬格子整合する。化合物半導体１８０は、高抵抗層１６０によりベース基板１２０と電気的に分離される。ここで、「電気的に分離される」とは、ベース基板１２０と化合物半導体１８０とが完全に絶縁されることまでは要求されない。化合物半導体１８０およびベース基板１２０が電気的に分離される程度は、化合物半導体１８０に形成された電子素子が安定に動作する程度であってよい。
以上のとおり、高抵抗層１６０を挟んで、格子整合または擬格子整合するシード結晶１４０および化合物半導体１８０を形成することで、ベース基板１２０と化合物半導体１８０とを電気的に分離しつつ、結晶性に優れた化合物半導体１８０が得られる。
また、高抵抗層１６０として、酸化されることで抵抗率が増加する化合物半導体を用いてよい。当該化合物半導体と格子整合または擬格子整合する化合物半導体１８０を形成した後で当該化合物半導体を酸化することで、ベース基板１２０と化合物半導体１８０とを電気的に分離することができる。即ち、高抵抗層１６０は、化合物半導体１８０の形成時には、シード結晶１４０と化合物半導体１８０とが格子整合または擬格子整合することを妨げない。これにより、ベース基板１２０と化合物半導体１８０とを電気的に絶縁しつつ、より結晶性に優れた化合物半導体１８０が得られる。
図２Ａは、半導体基板２１０の断面の一例を概略的に示す。半導体基板２１０は、ベース基板１２０、シード結晶１４０、高抵抗層１６０、化合物半導体１８０、および阻害層２５０を備える。ベース基板１２０は、第１主面１２２および第２主面１２４を有する。阻害層２５０には開口２５６が形成される。半導体基板２１０は、開口２５６の内部にシード結晶１４０が設けられる点で、半導体基板１１０と相違する。
阻害層２５０は、シード結晶１４０および化合物半導体１８０の前駆体が結晶に成長を阻害する。例えば、エピタキシャル成長法により化合物半導体１８０の結晶が成長する場合において、阻害層２５０の表面では、化合物半導体１８０がエピタキシャル成長することが阻害される。阻害層２５０は、例えば、ベース基板１２０の第１主面１２２に接して形成される。
阻害層２５０は、例えば、酸化シリコン層、酸化アルミニウム層、窒化シリコン層、酸窒化シリコン層、窒化タンタル層もしくは窒化チタン層、またはこれらを積層した層である。阻害層２５０の厚みは、例えば０．０５〜５μｍである。阻害層２５０は、例えばＣＶＤ法により形成される。
開口２５６は、ベース基板１２０の第１主面１２２に略垂直な方向に、阻害層２５０を貫通する。これにより、開口２５６は第１主面１２２を露出させる。開口２５６の内部には、ベース基板１２０に接するシード結晶１４０が設けられる。シード結晶１４０がエピタキシャル成長法により形成される場合、阻害層２５０の表面ではシード結晶１４０の前駆体が結晶に成長することが阻害される。その結果、シード結晶１４０の前駆体は、開口２５６の内部で選択的に結晶に成長する。開口２５６は、例えば、エッチング等のフォトリソグラフィ法により形成される。ここで、本明細書において、「略垂直な方向」とは、厳密に垂直な方向だけでなく、基板および各部材の製造誤差を考慮して、垂直からわずかに傾いた方向をも含む。
開口２５６は、例えば（√３）／３以上のアスペクト比を有する。（√３）／３以上のアスペクト比を有する開口２５６の内部に、ある程度の厚さを有する結晶が形成されると、当該結晶に含まれる格子欠陥等の欠陥が開口２５６の壁面でターミネートされる。その結果、開口２５６に露出した上記結晶の表面は、当該結晶が形成された時点で優れた結晶性を備える。
ここで、本明細書において、「開口のアスペクト比」とは、「開口の深さ」を「開口の幅」で除した値をいう。例えば、電子情報通信学会編、「電子情報通信ハンドブック 第１分冊」７５１ページ、１９８８年、オーム社発行、によると、アスペクト比として（エッチング深さ／パターン幅）と記載されている。本明細書においても、同様の意義でアスペクト比の用語を用いる。
なお、「開口の深さ」とは、基板上に薄膜を積層した場合の積層方向の深さをいい、「開口の幅」は、積層方向に垂直な方向の幅をいう。開口の幅が複数ある場合には、開口のアスペクト比の算出にあたり、最小の幅を用いる。たとえば、開口の積層方向から見た形状が長方形である場合、長方形の短辺の長さをアスペクト比の計算に用いる。
高抵抗層１６０は、例えば、開口２５６の内部に設けられる。化合物半導体１８０は、開口２５６の内部の高抵抗層１６０に接して成長する。高抵抗層１６０および化合物半導体１８０は優れた結晶性を有する。また、化合物半導体１８０は、阻害層２５０の表面よりも凸に形成される。
図２Ｂは、半導体基板２１０の断面の他の例を概略的に示す。同図において、高抵抗層１６０は、開口２５６の内部のシード結晶１４０に接して成長して、阻害層２５０の表面よりも凸に形成される。化合物半導体１８０は、阻害層２５０の表面よりも凸に形成された高抵抗層１６０を核として、阻害層２５０の表面に沿って結晶成長してもよい。
図２Ｂにおいては、化合物半導体１８０は阻害層２５０の表面に沿ってラテラル成長している。図２Ｂに示すように、化合物半導体１８０が高抵抗層１６０の上面を露出させた状態で阻害層２５０の表面に沿って成長する場合には、化合物半導体１８０の形成後に、高抵抗層１６０を容易に酸化することができる。化合物半導体１８０は、高抵抗層１６０の上方に結晶成長して高抵抗層１６０を覆ってもよい。
図２Ｃは、半導体基板２１０の断面の他の例を概略的に示す。同図において、シード結晶１４０は、開口２５６の内部でベース基板１２０に接して、阻害層２５０の表面よりも凸になるまで結晶成長させることにより形成されてもよい。高抵抗層１６０は、阻害層２５０の表面よりも凸に結晶成長したシード結晶１４０を核として、阻害層２５０の表面に沿ってラテラル成長してもよい。
この場合に、化合物半導体１８０は、高抵抗層１６０を核として、阻害層２５０に沿ってラテラル成長する。化合物半導体１８０が高抵抗層１６０を覆わないので、化合物半導体１８０の形成後に、高抵抗層１６０を容易に酸化できる。つまり、容易に高抵抗層１６０を酸化して高抵抗層１６０の抵抗率を増加させることができる。
図３は、半導体基板３１０の断面の一例を概略的に示す。半導体基板３１０は、ＧＯＩ基板３２０、高抵抗層１６０、化合物半導体１８０、および阻害層２５０を備える。ＧＯＩ基板３２０は、基板３２２、誘電体３２４、およびＳｉｘＧｅ１−ｘ結晶層３２６を有する。ＧＯＩ基板３２０は、ＳｉｘＧｅ１−ｘ結晶層３２６が配置される表面３０２と裏面３０４とを有する。半導体基板３１０は、シード結晶１４０の代わりにＧＯＩ基板３２０のＳｉｘＧｅ１−ｘ結晶層３２６が用いられる点で、半導体基板２１０と相違する。
基板３２２、誘電体３２４、ＳｉｘＧｅ１−ｘ結晶層３２６、および阻害層２５０は、ＧＯＩ基板３２０の表面３０２に略垂直な方向に、この順に配置される。阻害層２５０は、ＳｉｘＧｅ１−ｘ結晶層３２６の前駆体が結晶に成長することを阻害する。阻害層２５０にはＳｉｘＧｅ１−ｘ結晶層３２６にまで貫通する開口２５６が形成される。また、開口２５６の内部に、高抵抗層１６０が設けられる。基板３２２、誘電体３２４、ＳｉｘＧｅ１−ｘ結晶層３２６、高抵抗層１６０、および化合物半導体１８０は、ＧＯＩ基板３２０の表面３０２に略垂直な方向に、この順に配置される。
基板３２２は、例えば単結晶Ｓｉ基板である。誘電体３２４は、基板３２２とＳｉｘＧｅ１−ｘ結晶層３２６とを電気的に分離する。ＳｉｘＧｅ１−ｘ結晶層３２６は、シード結晶１４０に対応して、化合物半導体１８０の結晶成長に良好なシード面を提供する。ＳｉｘＧｅ１−ｘ結晶層３２６は、シード結晶１４０と同様のアニールが施されることが好ましい。これにより、ＳｉｘＧｅ１−ｘ結晶層３２６の結晶性が向上する。当該アニールは、例えば、開口２５６から露出する部分に選択的に実施される。
高抵抗層１６０は、開口２５６の内部に設けられ、ＳｉｘＧｅ１−ｘ結晶層３２６に接する。高抵抗層１６０の抵抗率は、ＳｉｘＧｅ１−ｘ結晶層３２６の抵抗率より大きい。化合物半導体１８０は高抵抗層１６０に接する。化合物半導体１８０は、ＳｉｘＧｅ１−ｘ結晶層３２６との間に高抵抗層１６０が設けられた状態で、ＳｉｘＧｅ１−ｘ結晶層３２６と格子整合または擬格子整合する。これにより、化合物半導体１８０とＳｉｘＧｅ１−ｘ結晶層３２６とが電気的に分離される。その結果、化合物半導体１８０は、ＧＯＩ基板３２０と電気的に分離される。また、化合物半導体１８０は、基板３２２と電気的に分離される。その他の点については、高抵抗層１６０および化合物半導体１８０は、半導体基板２１０における場合と同様の構成を有する。
図４は、半導体基板４１０の断面の一例を概略的に示す。半導体基板４１０は、ベース基板１２０、シード結晶１４０、阻害層２５０、および化合物半導体４８０を備える。ベース基板１２０は、第１主面１２２および第２主面１２４を有する。阻害層２５０には開口２５６が形成される。化合物半導体４８０には分離部４６０が形成される。半導体基板４１０は、高抵抗層１６０を有しない点、および、化合物半導体４８０に分離部４６０が形成される点で、半導体基板２１０と相違する。
化合物半導体４８０と化合物半導体１８０とは同等である。化合物半導体４８０は、開口２５６の内部でシード結晶１４０に接する。シード結晶１４０および化合物半導体４８０の材質を選択することで、化合物半導体４８０の内部におけるシード結晶１４０との界面近傍に、空乏層が形成される。上記空乏層は、化合物半導体４８０とベース基板１２０とを電気的に分離する分離部４６０の一例である。これにより、化合物半導体４８０は、ベース基板１２０と電気的に分離される。なお、上記空乏層は、シード結晶１４０の内部に形成されてもよい。
例えば、シード結晶１４０が高濃度ｐ型ゲルマニウムであって、化合物半導体４８０が低濃度のｎ型ＡｌｙＧａ１−ｙＡｓ（０≦ｙ≦１）である場合には、化合物半導体４８０の内部に分離部４６０としての空乏層が形成される。また、例えば、シード結晶１４０が低濃度ｐ型シリコンゲルマニウムであって、化合物半導体４８０が高濃度ｎ型ＩｎｚＧａ１−ｚＰ（０≦ｚ≦１）である場合には、シード結晶１４０の内部に分離部４６０としての空乏層が形成される。ｚは０．４８に対して１０％以内の値であることが好ましい。
図５は、電子デバイス５００の断面の一例を概略的に示す。電子デバイス５００は、半導体基板５１０、第２の電子素子５８０、配線５９２、配線５９４、および配線５９６を備える。半導体基板５１０は、ベース基板５２０、阻害層５５４、シード結晶５６２、および化合物半導体５６６を有する。阻害層５５４には、開口５５６、開口５９３、および開口５９５が形成される。
ベース基板５２０は、第１主面５２２および第２主面５２４を有する。ベース基板５２０には第１の電子素子５７０が形成される。第１の電子素子５７０は、ウェル５７１、ソース領域５７２、ドレイン領域５７４、ゲート電極５７６、およびゲート絶縁膜５７８を有する。
第２の電子素子５８０は化合物半導体５６６に形成される。第２の電子素子５８０は、入出力電極５８７、入出力電極５８８、およびゲート電極５８９を有する。
ベース基板５２０、第１主面５２２、および第２主面５２４と、ベース基板１２０、第１主面１２２、および第２主面１２４とは同等である。そこで、ベース基板５２０、第１主面５２２、および第２主面５２４については、説明を省略する。阻害層５５４および開口５５６と、阻害層２５０および開口２５６とは同等である。そこで、阻害層２５０および開口２５６との相違点以外については、説明を省略する。阻害層５５４は、阻害層２５０と比較して、開口５９３および開口５９５を有する点で相違する。
開口５９３および開口５９５は、第１主面５２２に略垂直な方向に阻害層５５４を貫通する。開口５９３および開口５９５は、それぞれ、ソース領域５７２およびドレイン領域５７４を露出させる。開口５９３および開口５９５の内部には、それぞれ、配線５９２および配線５９４の一部が形成される。これにより、第１の電子素子５７０は、第２の電子素子５８０等の他の電子素子と電気的に結合される。開口５９３および開口５９５は、例えば、反応性イオンエッチングにより形成できる。
シード結晶５６２とシード結晶１４０とは同様の構成を有する。そこで、シード結晶１４０と同様の構成については説明を省略する場合がある。シード結晶５６２は、高抵抗層５６４が設けられた状態で、化合物半導体５６６に良好なシード面を提供する。シード結晶５６２は、ベース基板５２０または第１主面５２２に存在する不純物が、高抵抗層５６４または化合物半導体５６６の結晶性に悪影響を及ぼすことを抑制する。シード結晶５６２は、開口５５６の内部に設けられる。シード結晶５６２は第１主面５２２に接する。シード結晶５６２は、例えばＳｉｘＧｅ１−ｘ結晶である。ここで、ｘは、０≦ｘ＜１を満たす実数を表す。
シード結晶５６２は、例えば、ＣＶＤ法などのエピタキシャル成長法により形成できる。このとき、阻害層５５４の表面ではシード結晶５６２の前駆体が結晶に成長することが阻害されるので、シード結晶５６２は開口５５６の内部に選択的に成長する。シード結晶５６２はアニールされることが好ましい。シード結晶５６２のアニールは、シード結晶１４０のアニールと同様に実施できる。これにより、シード結晶５６２の内部の欠陥密度を低減でき、化合物半導体５６６に対して良好なシード面を提供できる。
上記アニールは、例えばランプから電磁波をパルス状に複数回照射させるフラッシュアニールである。上記アニールにおいて、第１の電子素子５７０を電磁波から保護する保護層を半導体基板５１０に形成した後、電磁波を半導体基板５１０に照射することで、シード結晶５６２が選択的に加熱される。保護層は、例えば、半導体基板５１０における開口５５６以外の部分に形成される。保護層は、電磁波の少なくとも一部を反射する反射層を有してもよい。反射層は、例えば金属薄膜である。保護層は、電磁波の少なくとも一部を散乱する散乱層を有してもよい。散乱層は、例えばコロイダルシリカ等の微粒子を含む層である。
上記アニールにおいて、電磁波を吸収して熱を発生してシード結晶５６２を加熱する吸収層を半導体基板５１０に形成した後に、電磁波を半導体基板５１０に照射することで、シード結晶５６２が選択的に加熱されてもよい。吸収層は、例えばアモルファスシリコンである。上記アニールにおいて、シード結晶５６２に選択的に吸収される波長の電磁波を半導体基板５１０に向けて照射して、シード結晶５６２を選択的に加熱してもよい。
高抵抗層５６４と高抵抗層１６０とは同様の構成を有する。そこで、高抵抗層１６０と同様の構成については説明を省略する場合がある。高抵抗層５６４は、例えばシード結晶５６２に接する。高抵抗層５６４の抵抗率は、シード結晶５６２の抵抗率より大きい。高抵抗層５６４は、化合物半導体５６６の一部を選択的に酸化して形成される酸化物誘電体であってもよい。高抵抗層５６４は、Ａｌを含む３−５族化合物半導体を酸化して得られる酸化物誘電体を有してもよい。
Ａｌを含む３−５族化合物半導体は、例えばＡｌＧａＡｓまたはＡｌＩｎＧａＰである。ＡｌＧａＡｓまたはＡｌＩｎＧａＰは、例えば、ＭＯＣＶＤ法等のエピタキシャル成長法により形成できる。なお、ベース基板５２０が、Ｇｅ基板、およびＧＯＩ基板のように、第１主面５２２にＳｉｘＧｅ１−ｘ結晶（０≦ｘ＜１）を有する基板である場合には、高抵抗層５６４は、第１主面５２２に接して形成されてもよい。この場合、シード結晶５６２はベース基板５２０に形成されなくてもよい。
化合物半導体５６６と化合物半導体１８０とは同様の構成を有する。そこで、化合物半導体１８０と同様の構成については説明を省略する場合がある。化合物半導体５６６は、例えばシード結晶５６２に格子整合または擬格子整合する。化合物半導体５６６は、高抵抗層５６４に接して、シード結晶５６２に格子整合または擬格子整合してもよい。化合物半導体５６６は、高抵抗層５６４により、シード結晶５６２と電気的に分離される。これにより、化合物半導体５６６は、ベース基板５２０と電気的に分離される。
化合物半導体５６６は、例えばＧａＡｓ等の３−５族化合物半導体の結晶である。化合物半導体５６６は、複数の層を含んでもよい。化合物半導体５６６と高抵抗層５６４との界面は、開口５５６の内部にあってもよい。化合物半導体５６６は、例えば、ＭＯＣＶＤ法等のエピタキシャル成長法により形成できる。
第１の電子素子５７０は、ベース基板５２０において、開口５５６により露出されない領域の少なくとも一部に形成される。第１の電子素子５７０は、例えばＭＯＳＦＥＴである。第１の電子素子５７０は、例えば、第２の電子素子５８０の駆動回路、第２の電子素子５８０の入出力特性における線形性を改善する補正回路、および、第２の電子素子５８０の入力段の保護回路のいずれか１つの回路に含まれる電子素子である。
第１の電子素子５７０は、ＭＩＳＦＥＴ、ＨＢＴ、およびＨＥＭＴ等の半導体デバイス、半導体レーザー、発光ダイオード、発光サイリスタ等の発光デバイス、光センサ、受光ダイオード等の受光デバイス、または太陽電池に含まれる能動素子であってもよい。また、第１の電子素子５７０は、抵抗、キャパシタ、およびインダクタ等の受動素子であってもよい。
第２の電子素子５８０は、化合物半導体５６６に形成される。第２の電子素子５８０は、例えばＨＢＴである。第２の電子素子５８０は、アナログ電子デバイス、ＬＥＤ等の発光デバイス、および光センサ等の受光デバイスのいずれか１つのデバイスに含まれる電子素子であってもよい。
第２の電子素子５８０は、ＭＯＳＦＥＴ、ＭＩＳＦＥＴ、ＨＢＴ、およびＨＥＭＴ等の半導体デバイス、半導体レーザー、発光ダイオード、発光サイリスタ等の発光デバイス、光センサ、受光ダイオード等の受光デバイス、または太陽電池に含まれる能動素子であってもよい。また、第２の電子素子５８０は、抵抗、キャパシタ、およびインダクタ等の受動素子であってもよい。
入出力電極５８７、入出力電極５８８およびゲート電極５８９の材料は、導電性の材料である。例えば、当該材料は、Ａｌ、Ｗ、Ｔｉ等の金属、または、不純物がドープされた半導体である。入出力電極５８７、入出力電極５８８、およびゲート電極５８９は、例えば、真空蒸着法またはめっき法などにより形成できる。
配線５９２、配線５９４、および配線５９６は、第１の電子素子５７０または第２の電子素子５８０を、他の電子素子等と電気的に結合する。配線５９２、配線５９４、および配線５９６の材料は、導電性の材料であればよく、例えば、Ａｌ、Ｗ、Ｔｉ等の金属、または、不純物がドープされた半導体を利用できる。配線５９２、配線５９４、および配線５９６は、例えば、真空蒸着法またはめっき法などにより形成できる。
なお、半導体基板５１０は、複数の第１の電子素子５７０を有してもよい。半導体基板５１０は、複数の第２の電子素子５８０を有してもよい。それぞれの第１の電子素子５７０および第２の電子素子５８０は、例えば、複数の第１の電子素子５７０または複数の第２の電子素子５８０のうちの他のいずれかの電子素子と電気的に結合される。
図６は、電子デバイス５００の製造方法の一例を表すフローチャートを示す。Ｓ６０２からＳ６１４の工程により、半導体基板５１０が製造される。次に、Ｓ６１６において、半導体基板５１０の化合物半導体５６６に第２の電子素子５８０が形成され、阻害層５５４に開口５９３および開口５９５が形成される。さらに、配線５９２、配線５９４、および配線５９６が形成されて、電子デバイス５００が得られる。
具体的には、Ｓ６０２の工程においてベース基板５２０が準備される。ベース基板５２０には第１の電子素子５７０が形成されてもよい。Ｓ６０４の工程においては、ベース基板５２０上に阻害層５５４が形成される。Ｓ６０６の工程においては、阻害層５５４をベース基板５２０にまで貫通する開口５９５が形成される。Ｓ６０８の工程においては、開口５９５の内部にシード結晶５６２が設けられる。
続いて、Ｓ６１０の工程においては、高抵抗層５６４の前駆体を含む前駆体層がシード結晶５６２上に設けられる。Ｓ６１２の工程においては、前駆体層上に化合物半導体５６６を結晶成長させる。Ｓ６１４の工程においては、前駆体層を選択的に酸化することにより、高抵抗層５６４を得ることができる。最後に、Ｓ６１６の工程において、化合物半導体５６６に第２の電子素子５８０が形成される。
本例の高抵抗層５６４は、シード結晶５６２および化合物半導体５６６のいずれとも格子整合または擬格子整合する前駆体層を酸化して得られる層である。また、高抵抗層５６４は、シード結晶５６２および化合物半導体５６６のいずれとも、格子整合または擬格子整合せずともよい。
以下、図７から図１１を用いて、半導体基板５１０を製造する方法の一例について説明する。図７は、半導体基板５１０の製造過程における基板７１０の一例を概略的に示す。図７を用いて、図６のＳ６０２の工程について説明する。まず、ベース基板５２０が準備される。次に、第１の電子素子５７０の少なくとも一部がベース基板５２０に形成される。ベース基板５２０は、例えば市販のＳｉ基板またはＳＯＩ基板である。
図８は、半導体基板５１０の製造過程における基板７１０の一例を概略的に示す。図８を用いて、図６のＳ６０４およびＳ６０６の工程について説明する。図８に示すとおり、ベース基板５２０の第１主面５２２に接して、阻害層５５４が形成される。阻害層５５４は、例えばＳｉＯ２である。阻害層５５４の厚みは、例えば０．０５〜５μｍである。阻害層５５４は、一例としてＣＶＤ法により形成される。阻害層５５４には、例えば、エッチング等のフォトリソグラフィ法により開口５５６が形成される。開口５５６は、（√３）／３以上のアスペクト比を有してもよい。
図９は、半導体基板５１０の製造過程における基板７１０の一例を概略的に示す。図９を用いて、図６のＳ６０８およびＳ６１０の工程について説明する。図９に示すとおり、エピタキシャル成長法により、開口５５６の内部にベース基板５２０に接するシード結晶５６２が形成される。シード結晶５６２は、例えばＳｉｘＧｅ１−ｘ結晶である。ここで、ｘは、０≦ｘ＜１を満たす実数を表す。
シード結晶５６２は、例えば、原料ガスの一部にハロゲンを含むＣＶＤ法により形成できる。阻害層５５４の表面ではシード結晶５６２の前駆体が結晶に成長することが阻害されるので、シード結晶５６２は開口５５６の内部で選択的に成長する。このとき、シード結晶５６２内部には、格子欠陥等の欠陥が発生する場合がある。
シード結晶５６２をアニールすることで、シード結晶５６２の内部の欠陥密度を低減できる。アニールは、シード結晶１４０のアニールと同様に実施されてよい。上記アニールにより、シード結晶５６２の欠陥密度が低減して、結晶性に優れたシード結晶５６２が得られる。シード結晶５６２の表面にまで貫通する貫通転位の平均転位密度は、１０５ｃｍ−２以下に低減されることが好ましい。平均転位密度は、エッチピット法または透過型電子顕微鏡による平面断面観察により測定できる。
図９に示すとおり、シード結晶５６２に接して前駆体層９６４が設けられる。前駆体層９６４は、酸化されることにより抵抗率が増加して、ベース基板５２０と化合物半導体５６６とを電気的に分離する。即ち、前駆体層９６４は、酸化されることで高抵抗層５６４として機能する。例えば、前駆体層９６４は、Ａｌを含む３−５族化合物半導体である。前駆体層９６４は、ＡｌＧａＡｓまたはＡｌＩｎＧａＰであってもよい。これらのＡｌを含む前駆体の３族元素成分中におけるＧａ成分に対するＡｌ成分の分率は、４０％以上が好ましく、より好ましくは６０％以上である。前駆体層９６４は、例えば、ＭＯＣＶＤ法等のエピタキシャル成長法により形成できる。
図１０は、半導体基板１０１０の一例を概略的に示す。図１０を用いて、図６のＳ６１２の工程について説明する。図１０に示すとおり、前駆体層９６４に接して、シード結晶５６２と格子整合または擬格子整合する化合物半導体５６６が形成される。つまり、シード結晶５６２および化合物半導体５６６の双方が前駆体層９６４と格子整合または擬格子整合するので、シード結晶５６２および化合物半導体５６６も互いに格子整合または擬格子整合する。
例えば、化合物半導体５６６は、ＧａＡｓ等の３−５族化合物半導体の結晶である。化合物半導体５６６は、例えば、ＭＯＣＶＤ法等のエピタキシャル成長法により形成できる。化合物半導体５６６を結晶成長させた後に、前駆体層９６４を選択的に酸化することにより、前駆体層９６４を高抵抗層５６４として機能させることができる。
図１１は、半導体基板５１０の断面の一例を概略的に示す。図１１を用いて、図６のＳ６１４の工程について説明する。図１１に示すとおり、前駆体層９６４が選択的に酸化されて、高抵抗層５６４が形成される。前駆体層９６４は、酸化されることで抵抗率が増加する。これにより、高抵抗層５６４は、シード結晶５６２と化合物半導体５６６とを電気的に分離する。その結果、化合物半導体５６６とベース基板５２０とが電気的に分離され、化合物半導体５６６に形成された第２の電子素子５８０およびベース基板５２０に形成された第１の電子素子５７０の動作が安定する。
前駆体層９６４は、例えば、酸素雰囲気下で半導体基板１０１０に熱処理を施すことで、選択的に酸化される。前駆体層９６４は、例えば、以下の手順により選択的に酸化される。まず、反応容器内に設置された加熱支持体上に、前駆体層９６４を含む半導体基板１０１０を載置して、半導体基板１０１０を５００℃程度に予め加熱する。このとき、反応容器内の圧力は、例えば、１００ｋＰａに設定され、反応容器内には、アルゴンガス等の不活性ガスがキャリアガスとして供給される。なお、キャリアガスとしては、前駆体の種類にもよるが、アルゴンガスの他、ヘリウム、ネオン等の希ガス、窒素、および水素等も利用できる。
次に、２５℃に保持された水容器に通気させることで水を含ませたアルゴンガスを、例えば５００ｃｃ／分の流量で、上記キャリアガスとしてのアルゴンガスに添加する。このようにしてキャリアガスに添加された水により、上記半導体基板１０１０を処理することで、前駆体層９６４を選択的に酸化できる。上記処理における、基板温度、水容器温度と通気量とで決まる水蒸気分圧、および、処理時間は、前駆体層９６４の組成、膜厚、および処理すべき面積によって、適宜調整してよい。
前駆体層９６４と開口５５６の内壁との間に空隙が形成されてもよい。この場合には、半導体基板１０１０を酸素雰囲気下で熱処理することにより、前駆体層９６４が当該空隙に接する面から酸素が導入され、前駆体層９６４が選択的に酸化される。
図１２は、半導体基板１０１０の断面の一例を概略的に示す。同図における半導体基板１０１０は、前駆体層９６５の形状および化合物半導体５６７の形状が、図１０における半導体基板１０１０と異なる。前駆体層９６５と前駆体層９６４とは同等の材質である。また、化合物半導体５６７と化合物半導体５６６とは同等の材質である。
前駆体層９６５は開口５５６の内壁に接していない。つまり、前駆体層９６５と開口５５６の内壁との間には、空隙が形成されている。従って、半導体基板１０１０を酸素雰囲気中に入れると、空隙に接する前駆体層９６５の面から酸素が導入されるので、容易に前駆体層９６５を選択的に酸化することができる。
（実施例１）
電子デバイス５００を、図６に示す手順に従って製作した。ベース基板５２０として、市販のＳＯＩ基板を準備した。第１の電子素子５７０として、ＭＯＳＦＥＴをベース基板５２０のＳｉ結晶層に形成した。これにより、基板７１０を準備した。阻害層５５４として、ベース基板５２０の第１主面５２２に接するＳｉＯ２層を、ＣＶＤ法により形成した。ＳｉＯ２層の厚さの平均値は１μｍであった。フォトリソグラフィ法により、阻害層５５４の一部に開口５５６を形成した。開口５５６の大きさは、１５μｍ×１５μｍとした。
この基板７１０を反応容器の内部に配置して、シード結晶５６２として、Ｇｅ結晶層を形成した。Ｇｅ結晶層は、ＣＶＤ法により、開口５５６の内部に選択的に形成した。Ｇｅ結晶層は、ＧｅＨ４を原料ガスに用いて、反応容器内の圧力が２．６ｋＰａ、成長温度４００℃の条件でいったん約２０ｎｍ成膜した後、６００℃に昇温して、引き続き約１μｍの厚さで成膜した。
次に、反応容器中で、Ｇｅ結晶層をアニールした。アニールは、８５０℃で１０分間アニールした後、７８０℃で１０分間実施した。アニールは、Ｇｅ結晶層を形成した後、基板７１０を反応容器から取り出すことなく実施した。即ち、本実施例において、Ｇｅ結晶の前駆体を結晶に成長させる段階の後、Ｇｅ結晶層が大気に曝露されることなく、連続して、Ｇｅ結晶層をアニールした。また、Ｇｅ結晶層を結晶成長させる段階と、Ｇｅ結晶層をアニールする段階とを、同一の反応容器の内部で実行した。
Ｇｅ結晶層をアニールした後、前駆体層９６４として、ＡｌＧａＡｓ層をＭＯＣＶＤ法により形成した。ＡｌＧａＡｓ層は、トリメチルアルミニウム、トリメチルガリウム、およびアルシンを原料ガスに用いて、成長温度が６２０℃、反応容器内の圧力が９．９ｋＰａの条件で成膜した。ＡｌＧａＡｓ層は、開口５５６の内部で、Ｇｅ結晶層の開口５５６から露出する面をシード面として成長した。なお、このときのＡｌ組成は、ＡｌとＧａの和に対して０．８であった。
化合物半導体５６６として、ＧａＡｓ層をＭＯＣＶＤ法により形成した。ＧａＡｓ層は、トリメチルガリウムおよびアルシンを原料ガスに用いて、成長温度が６５０℃、反応容器内の圧力が９．９ｋＰａの条件で成膜した。ＧａＡｓ層は、ＡｌＧａＡｓ層の特定面をシード面として成長した。ＧａＡｓ層は、阻害層５５４の表面よりも凸に成長した。これにより、半導体基板１０１０を作製できた。
半導体基板１０１０が配置された反応容器内の温度および圧力を５００℃、１００ｋＰａに設定して、反応容器内に２５℃に保持された水容器内を通気したアルゴンガスを５００ｃｃ／分の流量で供給した。半導体基板１０１０を、上記の条件下で約１５分処理して、ＡｌＧａＡｓ層を選択的に酸化した。これにより、ＡｌＧａＡｓ層が酸化して酸化物誘電体の高抵抗層５６４となり、半導体基板５１０が得られた。これにより、半導体基板５１０を作製できた。
得られた半導体基板５１０の化合物半導体５６６に、第２の電子素子５８０として、上記ＧａＡｓ層を活性層に用いたＨＢＴを形成した。その後、配線を形成して、電子デバイス５００を作製した。電子デバイス５００の動作試験を実施したところ、電子デバイス５００は、１ｋＡ／ｃｍ2コレクタ電流密度における電流増幅率として１７６を示して、電流増幅素子として正常に動作することが確認された。また、ベース基板５２０のＳｉ結晶層に形成された第１の電子素子５７０としてのＭＯＳＦＥＴは、初期特性と変わらないしきい値及び電流電圧特性が確認された。また、隣接する開口部に形成された複数のＨＢＴのコレクタ電極間のリーク電流を調べたところ、印加電圧１０Ｖにおいて平均２．５×１０−１０Ａ、と極めて低いリーク電流が観測された。
アニールされたＧｅ結晶層をＳＥＭにより観察したところ、Ｇｅ結晶層の厚さは約１μｍであり、ＧａＡｓ層の膜厚は２．５μｍであり、設計通りであった。また、エッチピット法によりＧａＡｓ層の表面を検査したところ、ＧａＡｓ層の表面に欠陥は発見されなかった。ＴＥＭにより面内断面観察をしたところ、Ｇｅ結晶層からＧａＡｓ層に貫通する転位は発見されなかった。以上のとおり、基板と当該基板に形成される化合物半導体とを電気的に絶縁しつつ、結晶性に優れた化合物半導体を備えた半導体基板および電子デバイスを作成できた。
（実施例２）
高抵抗層５６４として、選択的に酸化されたＡｌＧａＡｓ層を用いる替わりに、Ａｌ組成がＡｌとＧａの和に対して０．３であるＡｌＧａＡｓ層に酸素を原子濃度で約５×１０１９／ｃｍ３添加したＡｌＧａＡｓ層を用いたこと以外は、実施例１と同様にして半導体基板５１０を作製した。なお、酸素源としては、ジブチルエーテルを用いた。２５℃に保持されたジブチルエーテル液内に２００ｃｃ／分の流量で通気した水素を原料ガスに添加することで、ＡｌＧａＡｓ層結晶成長時にジブチルエーテルを供給した。当該方法により上記酸素濃度を得た。それ以外は、実施例１と同様にして電子デバイス５００を作製した。
隣接する開口部に形成された複数のＨＢＴのコレクタ電極間のリーク電流を調べたところ、印加電圧１０Ｖにおいて平均１．３×１０−８Ａと極めて低いリーク電流が観測された。以上のとおり、基板と当該基板に形成される化合物半導体とを電気的に絶縁しつつ、結晶性に優れた化合物半導体を備えた半導体基板および電子デバイスを作成できた。
（実施例３）
高抵抗層５６４として、選択的に酸化されたＡｌＧａＡｓ層を用いる代わりに、ＩｎＧａＰ層にホウ素を原子濃度で約２×１０２０／ｃｍ３添加したＩｎＧａＰ層を用いたこと以外は、実施例１と同様にして半導体基板５１０を作製した。なお、ホウ素源としては、トリメチルホウ素を用いた。１０℃に保持されたトリメチルホウ素液内に１０ｃｃ／分の流量で通気した水素を原料ガスに添加することで、ＩｎＧａＰ層結晶成長時にトリメチルホウ素を供給した。これにより、上記ホウ素濃度を得た。それ以外は、実施例１と同様にして電子デバイス５００を作製した。
隣接する開口部に形成された複数のＨＢＴのコレクタ電極間のリーク電流を調べたところ、印加電圧１０Ｖにおいて平均２．７×１０−９Ａと極めて低いリーク電流が観測された。以上のとおり、基板と当該基板に形成される化合物半導体とを電気的に絶縁しつつ、結晶性に優れた化合物半導体を備えた半導体基板および電子デバイスを作成できた。
（実施例４）
高抵抗層５６４としてＡｌ組成がＡｌとＧａの和に対して０．３のＡｌＧａＡｓ層に酸素を原子濃度で２×１０１９／ｃｍ３添加した以外は実施例２と同様にして、半導体基板５１０を作製した。得られた半導体基板５１０をもとにして、実施例２と同様にして電子デバイス５００を作製した。電子デバイス５００の動作試験を実施したところ、１ｋＡ／ｃｍ２コレクタ電流密度における電流増幅率は１２３であった。
また、隣接する開口部に形成された複数のＨＢＴのコレクタ電極間のリーク電流を調べたところ、印加電圧１０Ｖにおいて平均３．８×１０−９Ａと極めて低いリーク電流が観測された。
図１３は、電子デバイス５００においてＨＢＴが形成された部分を観察した断面ＴＥＭ写真である。Ｓｉ基板の上にＧｅ結晶が形成され、さらに酸素ドープされたＡｌＧａＡｓ層が形成されている。酸素ドープされたＡｌＧａＡｓ層の上にはＩｎＧａＰ／ＧａＡｓ構造のＨＢＴが形成されている。図１３に示すように、きれいなＧｅ結晶およびＩｎＧａＰ／ＧａＡｓ層が形成されており、Ｇｅ結晶層からＩｎＧａＰ／ＧａＡｓ層に貫通する転位は発見されなかった。
（比較例１）
前駆体層９６４を形成しないで、Ｇｅ結晶層の上に化合物半導体層を形成すること以外は実施例１と同様にして、半導体基板１０１０を作製した。実施例１と同様に、得られた半導体基板１０１０の上に電子デバイスを作製した。
隣接する開口部に形成された複数のＨＢＴのコレクタ電極間のリーク電流を調べたところ、印加電圧１０Ｖにおいて平均１．８×１０−６Ａ、のリーク電流が観測された。このリーク電流は、実施例１の７．２×１０２倍、実施例２の１．４×１０２倍、実施例３の６．７×１０２倍であった。
以上のとおり、高抵抗層５６４の効果により、ベース基板５２０とベース基板５２０に形成される化合物半導体５６６とを電気的に絶縁しつつ、結晶性に優れた化合物半導体５６６を備えた半導体基板５１０および電子デバイス５００を作成できたことが確認された。
請求の範囲、明細書、および図面中において示した装置、システムおよび方法における動作、手順、ステップ、および段階等の各処理の実行順序は、特段「より前に」、「先立って」等と明示しておらず、また、前の処理の出力を後の処理で用いるのでない限り、任意の順序で実現しうることに留意すべきである。請求の範囲、明細書、および図面中の動作フローに関して、便宜上「まず、」、「次に、」等を用いて説明したとしても、この順で実施することが必須であることを意味するものではない。
１１０ 半導体基板、１２０ ベース基板、１２２ 第１主面、１２４ 第２主面、１４０ シード結晶、１６０ 高抵抗層、１８０ 化合物半導体、２１０ 半導体基板、２５０ 阻害層、２５６ 開口、３０２ 表面、３０４ 裏面、３１０ 半導体基板、３２０ ＧＯＩ基板、３２２ 基板、３２４ 誘電体、３２６ ＳｉｘＧｅ１−ｘ結晶層、４１０ 半導体基板、４６０ 分離部、４８０ 化合物半導体、５００ 電子デバイス、５１０ 半導体基板、５２０ ベース基板、５２２ 第１主面、５２４ 第２主面、５５４ 阻害層、５５６ 開口、５６２ シード結晶、５６４ 高抵抗層、５６６ 化合物半導体、５６７ 化合物半導体、５７０ 第１の電子素子、５７１ ウェル、５７２ ソース領域、５７４ ドレイン領域、５７６ ゲート電極、５７８ ゲート絶縁膜、５８０ 第２の電子素子、５８７ 入出力電極、５８８ 入出力電極、５８９ ゲート電極、５９２ 配線、５９３ 開口、５９４ 配線、５９５ 開口、５９６ 配線、７１０ 基板、９６４ 前駆体層、９６５ 前駆体層、１０１０ 半導体基板

Claims (14)

  1. ベース基板と、
    前記ベース基板上に形成された第１の電子素子と、
    前記第１の電子素子の上方の前記ベース基板上に形成され、前記ベース基板にまで貫通する開口が形成された、結晶の成長を阻害する阻害層と、
    前記開口の内部の前記ベース基板上に形成されたシード結晶と、
    前記シード結晶の上方に設けられた化合物半導体と、
    前記シード結晶と前記化合物半導体との間に設けられ、前記シード結晶よりも大きな抵抗率を有する高抵抗層と、
    前記化合物半導体に形成された第２の電子素子と、
    を備え、
    前記シード結晶と前記化合物半導体とが格子整合または擬格子整合している電子デバイス。
  2. 前記ベース基板の主面に平行な方向における前記化合物半導体の格子間距離が、前記主面に平行な方向における前記シード結晶の格子間距離と略同一である請求項１に記載の電子デバイス。
  3. 前記高抵抗層が前記シード結晶に格子整合または擬格子整合し、前記化合物半導体が前記高抵抗層に格子整合または擬格子整合している請求項１に記載の電子デバイス。
  4. 前記シード結晶はＳｉｘＧｅ１−ｘ結晶（０≦ｘ＜１）を含む請求項１から請求項３の何れか一項に記載の電子デバイス。
  5. 前記ベース基板はＳｉ基板、ＳＯＩ基板、またはＧＯＩ基板である請求項１から請求項４の何れか一項に記載の電子デバイス。
  6. 前記高抵抗層は酸化物誘電体を含む請求項１から請求項５の何れか一項に記載の電子デバイス。
  7. 前記酸化物誘電体は前記化合物半導体の一部を選択的に酸化して形成されている請求項６に記載の電子デバイス。
  8. 前記酸化物誘電体はＡｌを含む３−５族化合物半導体を酸化して形成されている請求項６または請求項７に記載の電子デバイス。
  9. 前記高抵抗層は、Ｂを含む３−５族化合物半導体、または、酸素がドープされＡｌを含む３−５族化合物半導体を有する請求項１から請求項５の何れか一項に記載の電子デバイス。
  10. 前記シード結晶はｐ型半導体であり、前記化合物半導体はｎ型半導体であり、前記高抵抗層は前記化合物半導体の空乏層である請求項１から請求項９の何れか一項に記載の電子デバイス。
  11. ベース基板を準備する段階と、
    前記ベース基板上に第１の電子素子を形成する段階と、
    前記ベース基板上に、結晶の成長を阻害する阻害層を形成する段階と、
    前記ベース基板にまで貫通する開口を前記阻害層に形成する段階と、
    前記開口の内部の前記ベース基板上にシード結晶を設ける段階と、
    前記シード結晶よりも抵抗率が大きく、前記シード結晶に格子整合または擬格子整合する高抵抗層を設ける段階と、
    前記高抵抗層に格子整合または擬格子整合する化合物半導体を結晶成長させる段階と、
    前記化合物半導体に第２の電子素子を形成する段階と、
    を備える電子デバイスの製造方法。
  12. 前記シード結晶はＳｉｘＧｅ１−ｘ結晶（０≦ｘ＜１）を含み、
    前記シード結晶を設ける段階は、
    前記ＳｉｘＧｅ１−ｘ結晶の前駆体をエピタキシャル成長法により結晶に成長させる段階と、
    前記ＳｉｘＧｅ１−ｘ結晶をアニールする段階と
    を有する請求項１１に記載の電子デバイスの製造方法。
  13. 前記高抵抗層を設ける段階が、
    前記シード結晶に格子整合または擬格子整合する前駆体層を結晶成長させる段階と、
    前記前駆体層の上に前記化合物半導体を結晶成長させた後、前記前駆体層を選択的に酸化する段階と
    を有する請求項１１または請求項１２に記載の電子デバイスの製造方法。
  14. 前記前駆体層はＡｌを含む３−５族化合物半導体を含む請求項１３に記載の電子デバイスの製造方法。
JP2009269918A 2008-11-28 2009-11-27 電子デバイスおよび電子デバイスの製造方法 Expired - Fee Related JP5575462B2 (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2009269918A JP5575462B2 (ja) 2008-11-28 2009-11-27 電子デバイスおよび電子デバイスの製造方法

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
JP2008305415 2008-11-28
JP2008305415 2008-11-28
JP2009269918A JP5575462B2 (ja) 2008-11-28 2009-11-27 電子デバイスおよび電子デバイスの製造方法

Publications (2)

Publication Number Publication Date
JP2010153846A JP2010153846A (ja) 2010-07-08
JP5575462B2 true JP5575462B2 (ja) 2014-08-20

Family

ID=42225501

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2009269918A Expired - Fee Related JP5575462B2 (ja) 2008-11-28 2009-11-27 電子デバイスおよび電子デバイスの製造方法

Country Status (6)

Country Link
US (1) US8729677B2 (ja)
JP (1) JP5575462B2 (ja)
KR (1) KR20110098995A (ja)
CN (1) CN102227801A (ja)
TW (1) TW201029055A (ja)
WO (1) WO2010061616A1 (ja)

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS57196542A (en) * 1981-05-28 1982-12-02 Fujitsu Ltd Semiconductor integrated circuit device and manufacture thereof
US4614564A (en) 1984-12-04 1986-09-30 The United States Of America As Represented By The United States Department Of Energy Process for selectively patterning epitaxial film growth on a semiconductor substrate
JP2564856B2 (ja) * 1987-11-02 1996-12-18 日本電装株式会社 半導体装置
JPH0484418A (ja) * 1990-07-27 1992-03-17 Nec Corp 異種基板上への３―ｖ族化合物半導体のヘテロエピタキシャル成長法
US5158907A (en) 1990-08-02 1992-10-27 At&T Bell Laboratories Method for making semiconductor devices with low dislocation defects
US5221413A (en) * 1991-04-24 1993-06-22 At&T Bell Laboratories Method for making low defect density semiconductor heterostructure and devices made thereby
US5442205A (en) 1991-04-24 1995-08-15 At&T Corp. Semiconductor heterostructure devices with strained semiconductor layers
JPH05198665A (ja) * 1992-01-23 1993-08-06 Hitachi Ltd 半導体集積回路装置の製造方法
JPH06208963A (ja) * 1992-11-18 1994-07-26 Sumitomo Chem Co Ltd 半導体結晶基板
JP3223613B2 (ja) 1992-12-21 2001-10-29 昭和電工株式会社 磁電変換素子及びその製造方法
JPH08321444A (ja) * 1995-05-24 1996-12-03 Nippon Steel Corp 半導体基板の製造方法およびその半導体基板
JP2000223420A (ja) * 1999-01-28 2000-08-11 Kyocera Corp 半導体基板の製造方法
JP2003178977A (ja) * 2001-12-12 2003-06-27 Matsushita Electric Ind Co Ltd 半導体結晶及びその製造方法
JP4320193B2 (ja) * 2003-03-18 2009-08-26 重弥 成塚 薄膜形成方法

Also Published As

Publication number Publication date
US20110227129A1 (en) 2011-09-22
KR20110098995A (ko) 2011-09-05
WO2010061616A1 (ja) 2010-06-03
CN102227801A (zh) 2011-10-26
US8729677B2 (en) 2014-05-20
JP2010153846A (ja) 2010-07-08
TW201029055A (en) 2010-08-01

Similar Documents

Publication Publication Date Title
US11735460B2 (en) Integrated circuit devices with an engineered substrate
US8790999B2 (en) Method for manufacturing nitride semiconductor crystal layer
TWI471910B (zh) 半導體晶圓、電子裝置及半導體晶圓之製造方法
US8766318B2 (en) Semiconductor wafer, method of manufacturing a semiconductor wafer, and electronic device
JP5575447B2 (ja) 半導体基板、電子デバイス、および半導体基板の製造方法
KR101618910B1 (ko) 반도체 장치, 반도체 장치의 제조 방법, 반도체 기판, 및 반도체 기판의 제조 방법
US10763110B2 (en) Method and system for forming doped regions by diffusion gallium nitride materials
US20160079370A1 (en) Semiconductor device, semiconductor wafer, and semiconductor device manufacturing method
KR20110065446A (ko) 반도체 기판, 전자 디바이스 및 반도체 기판의 제조 방법
WO2010134334A1 (ja) 半導体基板、電子デバイス、半導体基板の製造方法及び電子デバイスの製造方法
US7915640B2 (en) Heterojunction semiconductor device and method of manufacturing
US20110180849A1 (en) Semiconductor substrate, electronic device and method for manufacturing semiconductor substrate
US5362659A (en) Method for fabricating vertical bipolar junction transistors in silicon bonded to an insulator
JP2013021024A (ja) トランジスタ素子
JP5575462B2 (ja) 電子デバイスおよび電子デバイスの製造方法
JP2003318187A (ja) バイポーラトランジスタの製造方法
JP2007258258A (ja) 窒化物半導体素子ならびにその構造および作製方法
JPH11284222A (ja) 半導体装置
JP2000077516A (ja) 半導体装置

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20121004

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20131115

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20131126

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20140122

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20140617

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20140702

R150 Certificate of patent or registration of utility model

Ref document number: 5575462

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

LAPS Cancellation because of no payment of annual fees