JPH06208963A - 半導体結晶基板 - Google Patents
半導体結晶基板Info
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- JPH06208963A JPH06208963A JP28315393A JP28315393A JPH06208963A JP H06208963 A JPH06208963 A JP H06208963A JP 28315393 A JP28315393 A JP 28315393A JP 28315393 A JP28315393 A JP 28315393A JP H06208963 A JPH06208963 A JP H06208963A
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- layer
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Abstract
(57)【要約】
【目的】Ｓｉ基板の絶縁特性の悪さ、およびヘテロ界面
での導電層の影響による半導体装置の性能低下の防止を
はかり、Ｓｉ基板上に良好な化合物半導体を形成したエ
ピタキシャル成長半導体結晶基板を提供する。 【構成】Ｓｉ基板上に３−５族化合物半導体層を形成し
た半導体基板において、該化合物半導体層の能動層とＳ
ｉ基板との間に、酸素を添加した高抵抗化合物半導体層
を少なくとも１層有することを特徴とするエピタキシャ
ル成長半導体結晶基板。
での導電層の影響による半導体装置の性能低下の防止を
はかり、Ｓｉ基板上に良好な化合物半導体を形成したエ
ピタキシャル成長半導体結晶基板を提供する。 【構成】Ｓｉ基板上に３−５族化合物半導体層を形成し
た半導体基板において、該化合物半導体層の能動層とＳ
ｉ基板との間に、酸素を添加した高抵抗化合物半導体層
を少なくとも１層有することを特徴とするエピタキシャ
ル成長半導体結晶基板。
Description
【０００１】
【産業上の利用分野】本発明は、Ｓｉ基板上にガリウム
砒素（ＧａＡｓ）、アルミニウムガリウム砒素（ＡｌＧ
ａＡｓ）などの３−５族化合物半導体層を形成した半導
体結晶基板に関する。
砒素（ＧａＡｓ）、アルミニウムガリウム砒素（ＡｌＧ
ａＡｓ）などの３−５族化合物半導体層を形成した半導
体結晶基板に関する。
【０００２】
【従来の技術】ＧａＡｓなどの化合物半導体の優れた物
性を利用して、種々の物性の異なる半導体薄膜を積層す
ることによって、ＬＥＤ、レーザーダイオード、ＭＥＳ
ＦＥＴ、ＨＥＭＴ、ＨＢＴなどの高性能・高機能半導体
を製造することが試みられている。このような半導体結
晶はＧａＡｓなどの単結晶インゴッドから切り出された
化合物半導体結晶の上に有機金属熱分解気相成長法など
で形成される。しかしながらＧａＡｓなどの化合物半導
体基板は機械的に脆く、取扱いが難しい。また、良質で
大面積の結晶基板が得られにくいなどの問題がある。
性を利用して、種々の物性の異なる半導体薄膜を積層す
ることによって、ＬＥＤ、レーザーダイオード、ＭＥＳ
ＦＥＴ、ＨＥＭＴ、ＨＢＴなどの高性能・高機能半導体
を製造することが試みられている。このような半導体結
晶はＧａＡｓなどの単結晶インゴッドから切り出された
化合物半導体結晶の上に有機金属熱分解気相成長法など
で形成される。しかしながらＧａＡｓなどの化合物半導
体基板は機械的に脆く、取扱いが難しい。また、良質で
大面積の結晶基板が得られにくいなどの問題がある。
【０００３】それに対処するために、Ｓｉ基板上にＧａ
Ａｓなどの化合物半導体を結晶成長させる方法が提案さ
れている。Ｓｉ基板は、ＧａＡｓ基板よりも機械的、熱
的特性に優れ、さらに安価に大面積の基板が容易に得ら
れるため製造費用も安くできるため有利である。また、
このような構成のウエハーを製造できれば、Ｓｉ半導体
装置と化合物半導体装置を同一チップ上に形成する混成
半導体装置の製造も可能となる。
Ａｓなどの化合物半導体を結晶成長させる方法が提案さ
れている。Ｓｉ基板は、ＧａＡｓ基板よりも機械的、熱
的特性に優れ、さらに安価に大面積の基板が容易に得ら
れるため製造費用も安くできるため有利である。また、
このような構成のウエハーを製造できれば、Ｓｉ半導体
装置と化合物半導体装置を同一チップ上に形成する混成
半導体装置の製造も可能となる。
【０００４】しかし、ＧａＡｓなどの化合物半導体をＳ
ｉ基板上にエピタキシャル成長させる際にはさまざまな
問題が生じる。この問題は主にＳｉとＧａＡｓなどの化
合物半導体との間の格子定数差および／または熱膨張差
に起因している。例えば、Ｓｉの格子定数はＧａＡｓの
ものよりも約４％小さく、熱膨張係数は約２３０％小さ
い。格子定数の差だけで単純計算するとＳｉ上に成長し
たＧａＡｓ結晶中には１０12／ｃｍ2 の程度で転移密度
が生じてしまう。また熱膨張係数の差に基づく熱応力は
１０9 ｄｙｎ／ｃｍ2 以上となり、欠陥やクラックを引
き起こす要因となる。
ｉ基板上にエピタキシャル成長させる際にはさまざまな
問題が生じる。この問題は主にＳｉとＧａＡｓなどの化
合物半導体との間の格子定数差および／または熱膨張差
に起因している。例えば、Ｓｉの格子定数はＧａＡｓの
ものよりも約４％小さく、熱膨張係数は約２３０％小さ
い。格子定数の差だけで単純計算するとＳｉ上に成長し
たＧａＡｓ結晶中には１０12／ｃｍ2 の程度で転移密度
が生じてしまう。また熱膨張係数の差に基づく熱応力は
１０9 ｄｙｎ／ｃｍ2 以上となり、欠陥やクラックを引
き起こす要因となる。
【０００５】これらの問題点を解決し、半導体装置用の
基板として十分良質な品質の化合物半導体エピタキシャ
ル結晶を形成するために、結晶成長方法にさまざまな工
夫がされている。例えば、Ｓｉ基板上に３−５族化合物
半導体をエピタキシャル成長させる方法としては、主に
有機金属熱分解気相成長法で作製する。このとき上記問
題点を解決するために、ＧａＡｓなどの化合物半導体エ
ピタキシャル結晶とＳｉ基板の間の格子定数および熱膨
張係数の不整合による応力および転移を吸収させるため
の低温成長中間層を挿入する、いわゆる２段階成長法ま
たこれらを改良した成長法がいくつか提案されている。
基板として十分良質な品質の化合物半導体エピタキシャ
ル結晶を形成するために、結晶成長方法にさまざまな工
夫がされている。例えば、Ｓｉ基板上に３−５族化合物
半導体をエピタキシャル成長させる方法としては、主に
有機金属熱分解気相成長法で作製する。このとき上記問
題点を解決するために、ＧａＡｓなどの化合物半導体エ
ピタキシャル結晶とＳｉ基板の間の格子定数および熱膨
張係数の不整合による応力および転移を吸収させるため
の低温成長中間層を挿入する、いわゆる２段階成長法ま
たこれらを改良した成長法がいくつか提案されている。
【０００６】上記結晶成長技術により転移密度の低減が
可能であり、Ｓｉ基板上に作製した化合物半導体装置の
試作が報告されている。しかし、従来の結晶成長技術の
目的は、Ｓｉ基板上の化合物半導体中の転移密度または
熱応力の低減を図ることであり、例えば、高性能ＦＥＴ
用またはそれらを集積したＩＣ用基板として用いる場
合、必ずしも絶縁性などが十分でない。
可能であり、Ｓｉ基板上に作製した化合物半導体装置の
試作が報告されている。しかし、従来の結晶成長技術の
目的は、Ｓｉ基板上の化合物半導体中の転移密度または
熱応力の低減を図ることであり、例えば、高性能ＦＥＴ
用またはそれらを集積したＩＣ用基板として用いる場
合、必ずしも絶縁性などが十分でない。
【０００７】一般に、ＭＯＣＶＤ法によるいわゆる２段
階成長法またはその改良法で作製したＳｉ基板上のＧａ
Ａｓなどの化合物半導体結晶は、２００℃から９００℃
程度の温度範囲で熱履歴をうける。このとき、Ｓｉ基板
とＧａＡｓなどの化合物半導体の構成元素の相互拡散が
発生することが報告されている。例えば、S.J.PEATRON
(APPL.PHYS.LETT.51(9) 682(1987)) らによれば、ＭＯ
ＣＶＤ法により２段階成長でＳｉ基板上に作製したＧａ
Ａｓ結晶基板のＳｉ基板とＧａＡｓエピタキシャル結晶
との界面で電界研磨ＣＶ法により１０17ｃｍ-3以上のキ
ャリアの蓄積が認められている。これはおもにＳｉ元素
のＧａＡｓ結晶側への拡散によるものである。さらに、
ヘテロ界面のＧａＡｓ結晶中の結晶欠陥によりＳｉ元素
の拡散係数はバルクのＧａＡｓ結晶に比べ２桁程度大き
くなっていることが報告されている。
階成長法またはその改良法で作製したＳｉ基板上のＧａ
Ａｓなどの化合物半導体結晶は、２００℃から９００℃
程度の温度範囲で熱履歴をうける。このとき、Ｓｉ基板
とＧａＡｓなどの化合物半導体の構成元素の相互拡散が
発生することが報告されている。例えば、S.J.PEATRON
(APPL.PHYS.LETT.51(9) 682(1987)) らによれば、ＭＯ
ＣＶＤ法により２段階成長でＳｉ基板上に作製したＧａ
Ａｓ結晶基板のＳｉ基板とＧａＡｓエピタキシャル結晶
との界面で電界研磨ＣＶ法により１０17ｃｍ-3以上のキ
ャリアの蓄積が認められている。これはおもにＳｉ元素
のＧａＡｓ結晶側への拡散によるものである。さらに、
ヘテロ界面のＧａＡｓ結晶中の結晶欠陥によりＳｉ元素
の拡散係数はバルクのＧａＡｓ結晶に比べ２桁程度大き
くなっていることが報告されている。
【０００８】つまりこのＳｉ基板とＧａＡｓなどの化合
物半導体結晶とのヘテロ界面は、構成元素の相互拡散が
発生すると、Ｓｉ元素は一般に３−５族半導体にたいし
てキャリアを形成する不純物元素となり、逆に、化合物
半導体の成分元素である３族または５族がＳｉ基板に対
してキャリアを形成する不純物元素となる。このため、
Ｓｉ基板上にＧａＡｓなどの３−５族化合物半導体結晶
を形成する際に成分元素が相互に拡散し導電層が形成さ
れると考えられる。
物半導体結晶とのヘテロ界面は、構成元素の相互拡散が
発生すると、Ｓｉ元素は一般に３−５族半導体にたいし
てキャリアを形成する不純物元素となり、逆に、化合物
半導体の成分元素である３族または５族がＳｉ基板に対
してキャリアを形成する不純物元素となる。このため、
Ｓｉ基板上にＧａＡｓなどの３−５族化合物半導体結晶
を形成する際に成分元素が相互に拡散し導電層が形成さ
れると考えられる。
【０００９】さらに、ＧａＡｓ基板の比抵抗が１０7 Ω
ｃｍ以上が得られるのに対して、禁制帯幅の小さいＳｉ
基板は最も高いもので比抵抗が１０4 Ωｃｍ 、一般的
には１０2 Ωｃｍ以下であり、絶縁性が小さいためＳｉ
基板を通して素子分離特性に問題が生じる。
ｃｍ以上が得られるのに対して、禁制帯幅の小さいＳｉ
基板は最も高いもので比抵抗が１０4 Ωｃｍ 、一般的
には１０2 Ωｃｍ以下であり、絶縁性が小さいためＳｉ
基板を通して素子分離特性に問題が生じる。
【００１０】たとえば、高速ＦＥＴ素子をＳｉ基板上に
形成する際、これらのＳｉ基板または、Ｓｉ基板とＧａ
Ａｓなどの３−５族化合物半導体結晶との界面の導電層
により、ピンチオフ特性の低下、しきい値のシフト、ド
レインコンダクタンスの増加を起こし素子の性能低下を
起こす。また、素子を高集積した場合に素子間のリーク
電流の発生などによる素子分離特性が低下し、集積回路
の動作不良、消費電力の増加、遅延時間の増加等の性能
低下をもたらす。
形成する際、これらのＳｉ基板または、Ｓｉ基板とＧａ
Ａｓなどの３−５族化合物半導体結晶との界面の導電層
により、ピンチオフ特性の低下、しきい値のシフト、ド
レインコンダクタンスの増加を起こし素子の性能低下を
起こす。また、素子を高集積した場合に素子間のリーク
電流の発生などによる素子分離特性が低下し、集積回路
の動作不良、消費電力の増加、遅延時間の増加等の性能
低下をもたらす。
【００１１】
【発明が解決しようとする課題】本発明は、上記問題点
に鑑み、Ｓｉ基板の絶縁特性の悪さ、およびヘテロ界面
での導電層の影響による半導体装置の性能の低下防止を
はかり、Ｓｉ基板上に良好な特性を有する化合物半導体
を形成したエピタキシャル成長半導体結晶基板を提供す
ることを目的とする。
に鑑み、Ｓｉ基板の絶縁特性の悪さ、およびヘテロ界面
での導電層の影響による半導体装置の性能の低下防止を
はかり、Ｓｉ基板上に良好な特性を有する化合物半導体
を形成したエピタキシャル成長半導体結晶基板を提供す
ることを目的とする。
【００１２】
【課題を解決しようとする手段】すなわち、本発明は、
次に記す発明からなる。 （１）Ｓｉ基板上に３−５族化合物半導体層を形成した
半導体基板において、該化合物半導体層の能動層とＳｉ
基板との間に、酸素を添加した高抵抗化合物半導体層を
少なくとも１層有することを特徴とするエピタキシャル
成長半導体結晶基板。 （２）Ｓｉ基板上に３−５族化合物半導体層を形成した
半導体基板において、該化合物半導体層の能動層とＳｉ
基板との間に、酸素を添加した高抵抗化合物半導体層を
少なくとも１層有し、能動層と能動層に最も近い酸素を
添加した高抵抗化合物半導体層との間に酸素を添加しな
い高抵抗化合物半導体層を少なくとも１層有することを
特徴とするエピタキシャル成長半導体結晶基板。 （３）酸素を添加した高抵抗化合物半導体層がＡｌX Ｇ
ａ(1-X) Ａｓ（０＜ｘ＜１）であることを特徴とする
（１）記載のエピタキシャル成長半導体結晶基板。 （４）酸素を添加した高抵抗化合物半導体層がＡｌX Ｇ
ａ(1-X) Ａｓ（０＜ｘ＜１）であり、酸素を添加しない
高抵抗化合物半導体層がＡｌy Ｇａ(1-y) Ａｓ（０＜ｙ
＜１）であることを特徴とする（２）記載のエピタキシ
ャル成長半導体結晶基板。 （５）酸素を添加した高抵抗ＡｌX Ｇａ(1-X) Ａｓ層の
Ａｌ濃度ｘが０．２≦ｘ＜１であり、酸素を添加しない
Ａｌy Ｇａ(1-y) Ａｓ層のＡｌ濃度ｙが０．１≦ｙ≦
０．５であることを特徴とする（４）記載のエピタキシ
ャル成長半導体結晶基板。 （６）能動層と能動層に最も近い酸素を添加した高抵抗
化合物半導体層との間の距離が１００ｎｍ以上であり、
Ｓｉ基板上に形成される化合物半導体エピタキシャル層
の合計膜厚が５μｍ以下であることを特徴とする
（２）、（４）または（５）記載のエピタキシャル成長
半導体結晶基板。
次に記す発明からなる。 （１）Ｓｉ基板上に３−５族化合物半導体層を形成した
半導体基板において、該化合物半導体層の能動層とＳｉ
基板との間に、酸素を添加した高抵抗化合物半導体層を
少なくとも１層有することを特徴とするエピタキシャル
成長半導体結晶基板。 （２）Ｓｉ基板上に３−５族化合物半導体層を形成した
半導体基板において、該化合物半導体層の能動層とＳｉ
基板との間に、酸素を添加した高抵抗化合物半導体層を
少なくとも１層有し、能動層と能動層に最も近い酸素を
添加した高抵抗化合物半導体層との間に酸素を添加しな
い高抵抗化合物半導体層を少なくとも１層有することを
特徴とするエピタキシャル成長半導体結晶基板。 （３）酸素を添加した高抵抗化合物半導体層がＡｌX Ｇ
ａ(1-X) Ａｓ（０＜ｘ＜１）であることを特徴とする
（１）記載のエピタキシャル成長半導体結晶基板。 （４）酸素を添加した高抵抗化合物半導体層がＡｌX Ｇ
ａ(1-X) Ａｓ（０＜ｘ＜１）であり、酸素を添加しない
高抵抗化合物半導体層がＡｌy Ｇａ(1-y) Ａｓ（０＜ｙ
＜１）であることを特徴とする（２）記載のエピタキシ
ャル成長半導体結晶基板。 （５）酸素を添加した高抵抗ＡｌX Ｇａ(1-X) Ａｓ層の
Ａｌ濃度ｘが０．２≦ｘ＜１であり、酸素を添加しない
Ａｌy Ｇａ(1-y) Ａｓ層のＡｌ濃度ｙが０．１≦ｙ≦
０．５であることを特徴とする（４）記載のエピタキシ
ャル成長半導体結晶基板。 （６）能動層と能動層に最も近い酸素を添加した高抵抗
化合物半導体層との間の距離が１００ｎｍ以上であり、
Ｓｉ基板上に形成される化合物半導体エピタキシャル層
の合計膜厚が５μｍ以下であることを特徴とする
（２）、（４）または（５）記載のエピタキシャル成長
半導体結晶基板。
【００１３】酸素を添加した高抵抗化合物半導体層とし
て、酸素を添加したＡｌX Ｇａ(1-X ) Ａｓ（０＜ｘ＜
１）などの高抵抗半導体層を形成することが好ましい。
これにより、Ｓｉ基板の絶縁性の悪さ、およびＳｉ基板
と３−５族化合物半導体結晶界面に形成される導電層に
よる絶縁不良を防止した良好な特性を持ったエピタキシ
ャル成長結晶基板を再現性よく安定して得ることができ
る。
て、酸素を添加したＡｌX Ｇａ(1-X ) Ａｓ（０＜ｘ＜
１）などの高抵抗半導体層を形成することが好ましい。
これにより、Ｓｉ基板の絶縁性の悪さ、およびＳｉ基板
と３−５族化合物半導体結晶界面に形成される導電層に
よる絶縁不良を防止した良好な特性を持ったエピタキシ
ャル成長結晶基板を再現性よく安定して得ることができ
る。
【００１４】以下、本発明について、ＭＯＣＶＤ法を用
いてＳｉ基板上に作製した３−５族化合物半導体を能動
層に有するＦＥＴ用結晶を例にとり、詳細に説明する。
結晶成長に使用する３族原料としては通常、トリメチル
ガリウム、トリエチルガリウム等のトリアルキルガリウ
ム、トリメチルアルミニウム、トリエチルアルミニウム
等のトリアルキルアルミニウム、トリメチルインジウ
ム、トリエチルインジウム等のトリアルキルインジウム
やシクロペンタジエニルインジウムを目的とする化合物
半導体の組成に応じて単独または混合して用いる。これ
らの原料については、得られる結晶の純度に問題がない
程度に高純度のものが市販されているのでこれらを使用
することができる。
いてＳｉ基板上に作製した３−５族化合物半導体を能動
層に有するＦＥＴ用結晶を例にとり、詳細に説明する。
結晶成長に使用する３族原料としては通常、トリメチル
ガリウム、トリエチルガリウム等のトリアルキルガリウ
ム、トリメチルアルミニウム、トリエチルアルミニウム
等のトリアルキルアルミニウム、トリメチルインジウ
ム、トリエチルインジウム等のトリアルキルインジウム
やシクロペンタジエニルインジウムを目的とする化合物
半導体の組成に応じて単独または混合して用いる。これ
らの原料については、得られる結晶の純度に問題がない
程度に高純度のものが市販されているのでこれらを使用
することができる。
【００１５】一方、５族原料としては市販のアルシンま
たはフォスフィンのほか、アルキルアルシン、アルキル
フォスフィンを用いることができる。また、３族原料化
合物と適当な有機５族化合物との付加化合物（アダク
ツ）を使用することもできる。
たはフォスフィンのほか、アルキルアルシン、アルキル
フォスフィンを用いることができる。また、３族原料化
合物と適当な有機５族化合物との付加化合物（アダク
ツ）を使用することもできる。
【００１６】ＭＯＣＶＤ法を行う反応装置は、縦型、横
型、バレル型等公知の装置が使用可能である。図１は本
発明を実施するためのＭＯＣＶＤ法によるＧａＡｓのエ
ピタキシャル成長装置の一例の概略図である。以下この
図を用いて本発明を具体的に説明する。
型、バレル型等公知の装置が使用可能である。図１は本
発明を実施するためのＭＯＣＶＤ法によるＧａＡｓのエ
ピタキシャル成長装置の一例の概略図である。以下この
図を用いて本発明を具体的に説明する。
【００１７】マスフローコントローラ１により流量制御
された、キャリアガスは恒温槽２によって温度調整され
たバブラー３に送り込まれ、同バブラー３に入れられた
トリアルキルガリウム中にバブルされ、蒸発したアルキ
ルガリウム蒸気とともに反応器７に導入される。このと
きのトリアルキルガリウムの導入量は液温によって定ま
る蒸気圧とバブルされるキャリアガス流量によって制御
され、通常１０-3〜１０-5ｍｏｌ／ｍｉｎの範囲であ
る。
された、キャリアガスは恒温槽２によって温度調整され
たバブラー３に送り込まれ、同バブラー３に入れられた
トリアルキルガリウム中にバブルされ、蒸発したアルキ
ルガリウム蒸気とともに反応器７に導入される。このと
きのトリアルキルガリウムの導入量は液温によって定ま
る蒸気圧とバブルされるキャリアガス流量によって制御
され、通常１０-3〜１０-5ｍｏｌ／ｍｉｎの範囲であ
る。
【００１８】一方、アルシンは通常アルミニウムまたは
鋼製の高圧容器４に充填されており、減圧弁５により調
圧後、マスフローコントローラ６により流量調整して反
応器７に導入される。アルシンの導入量は通常ガリウム
原料の５〜２００倍の範囲が一般的である。
鋼製の高圧容器４に充填されており、減圧弁５により調
圧後、マスフローコントローラ６により流量調整して反
応器７に導入される。アルシンの導入量は通常ガリウム
原料の５〜２００倍の範囲が一般的である。
【００１９】アルシンおよびトリアルキルガリウム蒸気
はマスフローコントローラ８により流量制御されたキャ
リアガスとともに反応器７に送り込まれるのが一般的で
ある。反応器内には外部コイル９により高周波誘導加熱
が可能なグラファイト支持台（サセプター）１０が設置
されており、前記原料とキャリアガスとの混合ガスはそ
の上に載置された基板１１付近で熱分解されて、該基板
上にＧａＡｓのエピタキシャル結晶成長が生じる。反応
後のガスは排気口１２から排出される。
はマスフローコントローラ８により流量制御されたキャ
リアガスとともに反応器７に送り込まれるのが一般的で
ある。反応器内には外部コイル９により高周波誘導加熱
が可能なグラファイト支持台（サセプター）１０が設置
されており、前記原料とキャリアガスとの混合ガスはそ
の上に載置された基板１１付近で熱分解されて、該基板
上にＧａＡｓのエピタキシャル結晶成長が生じる。反応
後のガスは排気口１２から排出される。
【００２０】以上はＧａＡｓの成長例であるが、トリア
ルキルガリウムの他にトリアルキルガリウムに用いたも
のと同様なガス供給装置を用いてトリアルキルアルミニ
ウムを供給することによりＡｌX Ｇａ(1-X) Ａｓ（０＜
ｘ＜１）エピタキシャル結晶を得ることができる。また
同様にしてトリアルキルインジウムを供給することでＩ
ｎX Ｇａ(1-X) Ａｓ（０＜ｘ＜１）、ＡｌX Ｉｎ(1-X)
Ａｓ（０＜ｘ＜１）エピタキシャル結晶を得ることがで
きる。またＡｓの代わりにＰを用いることによりＩｎX
Ｇａ(1-X)Ｐ、ＩｎX Ａｌ(1-X) Ｐ、ＩｎX Ｇａy Ａｌ
(1-x-y) Ｐ（０＜ｘ＜１、０＜ｙ＜１、０＜（ｘ＋ｙ）
＜１）のエピタキシャル成長結晶を得ることができる。
ＡｓおよびＰ原として上記のような水素化物の他、有機
化合物を用いる場合、トリアルキルガリウムと同様な供
給法を用いればよい。
ルキルガリウムの他にトリアルキルガリウムに用いたも
のと同様なガス供給装置を用いてトリアルキルアルミニ
ウムを供給することによりＡｌX Ｇａ(1-X) Ａｓ（０＜
ｘ＜１）エピタキシャル結晶を得ることができる。また
同様にしてトリアルキルインジウムを供給することでＩ
ｎX Ｇａ(1-X) Ａｓ（０＜ｘ＜１）、ＡｌX Ｉｎ(1-X)
Ａｓ（０＜ｘ＜１）エピタキシャル結晶を得ることがで
きる。またＡｓの代わりにＰを用いることによりＩｎX
Ｇａ(1-X)Ｐ、ＩｎX Ａｌ(1-X) Ｐ、ＩｎX Ｇａy Ａｌ
(1-x-y) Ｐ（０＜ｘ＜１、０＜ｙ＜１、０＜（ｘ＋ｙ）
＜１）のエピタキシャル成長結晶を得ることができる。
ＡｓおよびＰ原として上記のような水素化物の他、有機
化合物を用いる場合、トリアルキルガリウムと同様な供
給法を用いればよい。
【００２１】本発明のＳｉ基板上の３−５族化合物半導
体を能動層に有する高性能ＦＥＴ用エピタキシャル結晶
は、ＭＯＣＶＤ法によりいわゆる２段階成長法またはそ
の改良された公知の作製法により成長したＳｉ基板上の
ＧａＡｓまたはＡｌX Ｇａ(1 -X) Ａｓ（０＜ｘ＜１）結
晶上へ、高抵抗の酸素がドープされたＡｌX Ｇａ(1-X )
Ａｓ（０＜ｘ＜１）を所定の厚さに成長させ、引き続き
所定の原料切り替えおよび／または不純物添加を行って
ＧａＡｓまたはＡｌX Ｇａ(1-X) Ａｓ、ＩｎXＧａ
(1-X) Ｐ（０＜ｘ＜１）等の所定のバッファー層および
／または能動層結晶を成長させることにより安定して得
ることができる。能動層部分の構造を選ぶことにより、
通常のＦＥＴのほかＨＥＭＴ等、各種のヘテロ接合化合
物半導体装置用結晶が作製可能である。このような構造
を採ることにより、特に導電制御が困難なＳｉ基板と成
長初期の化合物半導体との界面および、絶縁特性の劣る
Ｓｉ基板による、この上に作製した化合物半導体装置へ
の影響を低減させることができる。
体を能動層に有する高性能ＦＥＴ用エピタキシャル結晶
は、ＭＯＣＶＤ法によりいわゆる２段階成長法またはそ
の改良された公知の作製法により成長したＳｉ基板上の
ＧａＡｓまたはＡｌX Ｇａ(1 -X) Ａｓ（０＜ｘ＜１）結
晶上へ、高抵抗の酸素がドープされたＡｌX Ｇａ(1-X )
Ａｓ（０＜ｘ＜１）を所定の厚さに成長させ、引き続き
所定の原料切り替えおよび／または不純物添加を行って
ＧａＡｓまたはＡｌX Ｇａ(1-X) Ａｓ、ＩｎXＧａ
(1-X) Ｐ（０＜ｘ＜１）等の所定のバッファー層および
／または能動層結晶を成長させることにより安定して得
ることができる。能動層部分の構造を選ぶことにより、
通常のＦＥＴのほかＨＥＭＴ等、各種のヘテロ接合化合
物半導体装置用結晶が作製可能である。このような構造
を採ることにより、特に導電制御が困難なＳｉ基板と成
長初期の化合物半導体との界面および、絶縁特性の劣る
Ｓｉ基板による、この上に作製した化合物半導体装置へ
の影響を低減させることができる。
【００２２】酸素ドープ高抵抗層の組成範囲はＡｌx Ｇ
ａ(1-x) Ａｓの場合、酸素に対する活性度からｘ＞０で
ある必要があるが、酸素の取り組み率を大きく抵抗率を
上げやすくするためにｘは０．１以上が好ましい。また
結晶が酸化されにくく安定であるためにはｘは０．８以
下が好ましい。より好ましくは０．２≦ｘ≦０．７が適
当である。酸素の濃度範囲についてはそのベースとなる
結晶純度にもよるが概ね、好ましくは１×１０16／ｃｍ
3 以上、より好ましくは１×１０17／ｃｍ3 以上であ
る。一方、上限は成長条件等にも異なるので一概に決め
られないが、あまり多すぎると成長表面が荒れたりする
ので、好ましくは１×１０21／ｃｍ3 程度以下、より好
ましくは１×１０20／ｃｍ3 程度以下である。
ａ(1-x) Ａｓの場合、酸素に対する活性度からｘ＞０で
ある必要があるが、酸素の取り組み率を大きく抵抗率を
上げやすくするためにｘは０．１以上が好ましい。また
結晶が酸化されにくく安定であるためにはｘは０．８以
下が好ましい。より好ましくは０．２≦ｘ≦０．７が適
当である。酸素の濃度範囲についてはそのベースとなる
結晶純度にもよるが概ね、好ましくは１×１０16／ｃｍ
3 以上、より好ましくは１×１０17／ｃｍ3 以上であ
る。一方、上限は成長条件等にも異なるので一概に決め
られないが、あまり多すぎると成長表面が荒れたりする
ので、好ましくは１×１０21／ｃｍ3 程度以下、より好
ましくは１×１０20／ｃｍ3 程度以下である。
【００２３】酸素ドーパントとしては水素または不活性
ガスに希釈された酸素ガスを用いることが可能である。
また、原料の有機金属のアルキルアルミニウムの一部を
酸化して、例えばジメチルアルミニウムメトオキサイド
等のアルコキサイドとしトリメチルアルミニウム等のア
ルミニウム原料に混合したものを酸素ドーパントとして
使用することができる。上記の高抵抗層は導電性の基板
および基板表面からのＳｉ不純物およびエピタキシャル
成長の初期汚染等の過渡的に不純物による絶縁特性の劣
化から、半導体装置の電気的な絶縁を目的とするので、
該層の厚さは２００ｎｍ以上、より好ましくは５００ｎ
ｍ以上である。
ガスに希釈された酸素ガスを用いることが可能である。
また、原料の有機金属のアルキルアルミニウムの一部を
酸化して、例えばジメチルアルミニウムメトオキサイド
等のアルコキサイドとしトリメチルアルミニウム等のア
ルミニウム原料に混合したものを酸素ドーパントとして
使用することができる。上記の高抵抗層は導電性の基板
および基板表面からのＳｉ不純物およびエピタキシャル
成長の初期汚染等の過渡的に不純物による絶縁特性の劣
化から、半導体装置の電気的な絶縁を目的とするので、
該層の厚さは２００ｎｍ以上、より好ましくは５００ｎ
ｍ以上である。
【００２４】酸素を添加した高抵抗層は、深いトラップ
準位を形成するため、能動層と酸素を添加した高抵抗層
の間の、酸素を添加しないバッファー層の厚さは１００
ｎｍ以上さらに望ましくは２５０ｎｍ以上の厚さをもた
せることが望ましい。さらに、酸素を添加した高抵抗の
深いトラップ準位の影響を低減するために、酸素を添加
しないＡｌX Ｇａ(1-X) Ａｓ（０＜ｘ＜１）を、能動層
と酸素を添加したＡｌX Ｇａ(1-X) Ａｓ（０＜ｘ＜１）
層の間に挿入する事が望ましい。さらに、Ｓｉ基板とＧ
ａＡｓ層またはＡｌX Ｇａ(1-X) Ａｓ（０＜ｘ＜１）層
との格子定数の差により、化合物半導体層の厚さが５μ
ｍ程度をこえると、化合物半導体層にクラックが生じる
ため、これより膜厚を小さくすることが望ましい。
準位を形成するため、能動層と酸素を添加した高抵抗層
の間の、酸素を添加しないバッファー層の厚さは１００
ｎｍ以上さらに望ましくは２５０ｎｍ以上の厚さをもた
せることが望ましい。さらに、酸素を添加した高抵抗の
深いトラップ準位の影響を低減するために、酸素を添加
しないＡｌX Ｇａ(1-X) Ａｓ（０＜ｘ＜１）を、能動層
と酸素を添加したＡｌX Ｇａ(1-X) Ａｓ（０＜ｘ＜１）
層の間に挿入する事が望ましい。さらに、Ｓｉ基板とＧ
ａＡｓ層またはＡｌX Ｇａ(1-X) Ａｓ（０＜ｘ＜１）層
との格子定数の差により、化合物半導体層の厚さが５μ
ｍ程度をこえると、化合物半導体層にクラックが生じる
ため、これより膜厚を小さくすることが望ましい。
【００２５】
【実施例】以下、実施例および比較例により本発明を具
体的に説明するが、本発明はこれにより限定されるもの
ではない。 実施例１ 比抵抗６０Ω・ｃｍのＰ型Ｓｉ基板上にいわゆるＭＯＣ
ＶＤ法の２段階成長法を用いてノンドープＧａＡｓ層を
２μｍの厚さに成長した上に、さらに図１に示した装置
において、水素で２０ｍｏｌ・ｐｐｍ希釈したジシラン
が供給可能なアルシン供給部と同様な機構およびトリメ
チルアルミニウムが供給可能なトリメチルガリウム供給
部と同様な機構２系列（図示せず）を有する装置を用
い、基板温度６５０℃、キャリア水素ガスを４５ｌ／ｍ
ｉｎ、トリメチルガリウム（以下ＴＭＧ）を供給量２．
２５×１０-4ｍｏｌ／ｍｉｎおよびアルシンを供給量
４．５×１０-3ｍｏｌ／ｍｉｎ（Ａｓ／Ｇａ比＝２０に
相当）で結晶成長を行った。
体的に説明するが、本発明はこれにより限定されるもの
ではない。 実施例１ 比抵抗６０Ω・ｃｍのＰ型Ｓｉ基板上にいわゆるＭＯＣ
ＶＤ法の２段階成長法を用いてノンドープＧａＡｓ層を
２μｍの厚さに成長した上に、さらに図１に示した装置
において、水素で２０ｍｏｌ・ｐｐｍ希釈したジシラン
が供給可能なアルシン供給部と同様な機構およびトリメ
チルアルミニウムが供給可能なトリメチルガリウム供給
部と同様な機構２系列（図示せず）を有する装置を用
い、基板温度６５０℃、キャリア水素ガスを４５ｌ／ｍ
ｉｎ、トリメチルガリウム（以下ＴＭＧ）を供給量２．
２５×１０-4ｍｏｌ／ｍｉｎおよびアルシンを供給量
４．５×１０-3ｍｏｌ／ｍｉｎ（Ａｓ／Ｇａ比＝２０に
相当）で結晶成長を行った。
【００２６】このときＧａＡｓ成長速度は５０ｎｍ／ｍ
ｉｎであった。ノンドープＧａＡｓ層を２００ｎｍ成長
後、市販のＴＭＧを１．１３×１０-4ｍｏｌ／ｍｉｎお
よび市販のトリメチルアルミニウム（以下ＴＭＡ）を空
気酸化により酸素不純物を約４０００ｐｐｍとしたもの
を２．２５×１０-4ｍｏｌ／ｍｉｎ、アルシンを４．５
×１０-3ｍｏｌ／ｍｉｎの速度で水素キャリアとともに
供給した。
ｉｎであった。ノンドープＧａＡｓ層を２００ｎｍ成長
後、市販のＴＭＧを１．１３×１０-4ｍｏｌ／ｍｉｎお
よび市販のトリメチルアルミニウム（以下ＴＭＡ）を空
気酸化により酸素不純物を約４０００ｐｐｍとしたもの
を２．２５×１０-4ｍｏｌ／ｍｉｎ、アルシンを４．５
×１０-3ｍｏｌ／ｍｉｎの速度で水素キャリアとともに
供給した。
【００２７】このときの成長速度は７５ｎｍ／ｍｉｎで
Ａｌ組成比ｘ＝０．７のＡｌX Ｇａ (1-X) Ａｓ層が得ら
れる。この層を１３分２０秒間１０００ｎｍ成長した
後、酸素不純物濃度４０００ｐｐｍのＴＭＡの供給を止
め、アルシンの供給量１．７×１０-2ｍｏｌ／ｍｉｎ、
ＴＭＧの供給量１．８×１０-4ｍｏｌ／ｍｉｎ、ＴＭＡ
の供給量３．８×１０-5でＡｌ組成比ｘ＝０．２０のＡ
ｌX Ｇａ(1-X) Ａｓ層を５分２００ｎｍ成長した。つぎ
にＴＭＡの供給を止め、ＴＭＧの供給量２．２５×１０
-4ｍｏｌ／ｍｉｎ、アルシンの供給量１．７×１０-2ｍ
ｏｌ／ｍｉｎで、ＧａＡｓを１分間成長した。つぎにＴ
ＭＡの供給量１．４×１０-5ｍｏｌ／ｍｉｎ、ＴＭＧの
供給量５．９×１０-5ｍｏｌ／ｍｉｎ、アルシンの供給
量１．７×１０-2ｍｏｌ／ｍｉｎでＡｌ組成比ｘ＝０．
２２でノンドープＡｌX Ｇａ(1-X)Ａｓ層を７秒間２ｎ
ｍ成長した。つぎにジシランを３．２×１０-8ｍｏｌ／
ｍｉｎで添加しｎ型ＡｌＧａＡｓ層を３分３秒間５０ｎ
ｍ成長した。このときキャリア濃度は約１．５×１０18
／ｃｍ3 が得られた。
Ａｌ組成比ｘ＝０．７のＡｌX Ｇａ (1-X) Ａｓ層が得ら
れる。この層を１３分２０秒間１０００ｎｍ成長した
後、酸素不純物濃度４０００ｐｐｍのＴＭＡの供給を止
め、アルシンの供給量１．７×１０-2ｍｏｌ／ｍｉｎ、
ＴＭＧの供給量１．８×１０-4ｍｏｌ／ｍｉｎ、ＴＭＡ
の供給量３．８×１０-5でＡｌ組成比ｘ＝０．２０のＡ
ｌX Ｇａ(1-X) Ａｓ層を５分２００ｎｍ成長した。つぎ
にＴＭＡの供給を止め、ＴＭＧの供給量２．２５×１０
-4ｍｏｌ／ｍｉｎ、アルシンの供給量１．７×１０-2ｍ
ｏｌ／ｍｉｎで、ＧａＡｓを１分間成長した。つぎにＴ
ＭＡの供給量１．４×１０-5ｍｏｌ／ｍｉｎ、ＴＭＧの
供給量５．９×１０-5ｍｏｌ／ｍｉｎ、アルシンの供給
量１．７×１０-2ｍｏｌ／ｍｉｎでＡｌ組成比ｘ＝０．
２２でノンドープＡｌX Ｇａ(1-X)Ａｓ層を７秒間２ｎ
ｍ成長した。つぎにジシランを３．２×１０-8ｍｏｌ／
ｍｉｎで添加しｎ型ＡｌＧａＡｓ層を３分３秒間５０ｎ
ｍ成長した。このときキャリア濃度は約１．５×１０18
／ｃｍ3 が得られた。
【００２８】つぎにＴＭＡの供給を停止し、同時にジシ
ランの添加量を４．１×１０-8ｍｏｌ／ｍｉｎでｎ型Ｇ
ａＡｓ層を６分１５秒間８０ｎｍ連続で成長した後、Ｔ
ＭＧとジシランの供給を停止して結晶成長を停止し、５
５０℃まで冷却後アルシンの供給を停止し、さらに室温
付近まで冷却後、試料を反応炉より取り出した。得られ
た試料を、電界研磨ＣＶ法によりキャリア電子濃度プロ
ファイルを測定したところ、図２に示すように、Ｓｉ基
板の代わりに、半絶縁性ＧａＡｓ基板上に同様の構造の
結晶を成長したときに得られたものと同様に良好なプロ
ファイルが得られた。
ランの添加量を４．１×１０-8ｍｏｌ／ｍｉｎでｎ型Ｇ
ａＡｓ層を６分１５秒間８０ｎｍ連続で成長した後、Ｔ
ＭＧとジシランの供給を停止して結晶成長を停止し、５
５０℃まで冷却後アルシンの供給を停止し、さらに室温
付近まで冷却後、試料を反応炉より取り出した。得られ
た試料を、電界研磨ＣＶ法によりキャリア電子濃度プロ
ファイルを測定したところ、図２に示すように、Ｓｉ基
板の代わりに、半絶縁性ＧａＡｓ基板上に同様の構造の
結晶を成長したときに得られたものと同様に良好なプロ
ファイルが得られた。
【００２９】つぎに、試料の残りの一部を用いて基板を
加工し、図３に断面図で示すソース電極１３、ドレイン
電極１４を設け、さらにゲート長２μｍ、ゲート幅１０
０μｍのゲート電極１５を設けたリセスゲート型ＦＥＴ
を作製した。なお、ソース−ドレイン電極間隔は６μｍ
である。ゲート電極はＡｌで、オーミック電極であるソ
ース、ドレイン電極はＡｕＧｅ／Ｎｉ／Ａｕを合金化処
理して形成した。なお上記ＦＥＴは、概略断面図を図３
に示すように、Ｓｉ基板２３上にＧａＡｓ層２２、酸素
ドープＡｌX Ｇａ(1-X) Ａｓ（０＜ｘ＜１）層２１、ノ
ンドープＡｌX Ｇａ(1-X) Ａｓ（０＜ｘ＜１）層２０、
ノンドープＧａＡｓ層１９からなるバッファ層を有し、
ノンドープＡｌX Ｇａ(1-X) Ａｓ（０＜ｘ＜１）層、Ｓ
ｉドープＡｌX Ｇａ(1-X) Ａｓ（０＜ｘ＜１）層１７、
ＳｉドープＧａＡｓ層１６からなる能動層を有してい
る。
加工し、図３に断面図で示すソース電極１３、ドレイン
電極１４を設け、さらにゲート長２μｍ、ゲート幅１０
０μｍのゲート電極１５を設けたリセスゲート型ＦＥＴ
を作製した。なお、ソース−ドレイン電極間隔は６μｍ
である。ゲート電極はＡｌで、オーミック電極であるソ
ース、ドレイン電極はＡｕＧｅ／Ｎｉ／Ａｕを合金化処
理して形成した。なお上記ＦＥＴは、概略断面図を図３
に示すように、Ｓｉ基板２３上にＧａＡｓ層２２、酸素
ドープＡｌX Ｇａ(1-X) Ａｓ（０＜ｘ＜１）層２１、ノ
ンドープＡｌX Ｇａ(1-X) Ａｓ（０＜ｘ＜１）層２０、
ノンドープＧａＡｓ層１９からなるバッファ層を有し、
ノンドープＡｌX Ｇａ(1-X) Ａｓ（０＜ｘ＜１）層、Ｓ
ｉドープＡｌX Ｇａ(1-X) Ａｓ（０＜ｘ＜１）層１７、
ＳｉドープＧａＡｓ層１６からなる能動層を有してい
る。
【００３０】このＦＥＴのＩ−Ｖ特性を測定した。ドレ
イン電流電圧特性の結果を、図４に示した。ドレイン電
圧が５Ｖまで顕著なキンクの無い良好な特性が得られ
た。なお、横軸はドレイン電圧、縦軸はドレイン電流で
ゲート電圧を−０．２Ｖステップで変化させた。
イン電流電圧特性の結果を、図４に示した。ドレイン電
圧が５Ｖまで顕著なキンクの無い良好な特性が得られ
た。なお、横軸はドレイン電圧、縦軸はドレイン電流で
ゲート電圧を−０．２Ｖステップで変化させた。
【００３１】さらにこのＦＥＴのドレイン電流−ゲート
電圧特性を図５に示す。縦軸はドレイン電流を常用対数
で、横軸にゲート電圧を取っている。サブスレショルド
領域でのドレイン電流の変化に対するゲート電圧の変化
は最小で、５７．３ｍＶ／Ｄｅｃａｄｅであった。これ
は、Ｓｉ基板の代わりに、半絶縁性ＧａＡｓ基板上に作
製した同様なＦＥＴの４点平均の５６．８ｍＶ／Ｄｅｃ
ａｄｅとほぼ同等で、良好な結果が得られた。
電圧特性を図５に示す。縦軸はドレイン電流を常用対数
で、横軸にゲート電圧を取っている。サブスレショルド
領域でのドレイン電流の変化に対するゲート電圧の変化
は最小で、５７．３ｍＶ／Ｄｅｃａｄｅであった。これ
は、Ｓｉ基板の代わりに、半絶縁性ＧａＡｓ基板上に作
製した同様なＦＥＴの４点平均の５６．８ｍＶ／Ｄｅｃ
ａｄｅとほぼ同等で、良好な結果が得られた。
【００３２】また、上記と同じ手法でソース、ドレイン
電極を設け、ソース、ドレイン間のエピ層を表面から９
４０ｎｍエッチングで除去し、電極間のリーク電流を電
圧に対して測定した結果、リーク電流が１×１０-6Ａ流
れる電圧は３５Ｖ以上が得られた。また、１０Ｖ印加時
のリーク電流は３×１０-8Ａ以下という結果が得られ良
好な電極間分離特性を示していることがわかった。なお
この時のソース−ドレイン電極間は１１μｍ、電極は幅
は２００μｍである。エッチング除去した領域の長さは
５μｍである。
電極を設け、ソース、ドレイン間のエピ層を表面から９
４０ｎｍエッチングで除去し、電極間のリーク電流を電
圧に対して測定した結果、リーク電流が１×１０-6Ａ流
れる電圧は３５Ｖ以上が得られた。また、１０Ｖ印加時
のリーク電流は３×１０-8Ａ以下という結果が得られ良
好な電極間分離特性を示していることがわかった。なお
この時のソース−ドレイン電極間は１１μｍ、電極は幅
は２００μｍである。エッチング除去した領域の長さは
５μｍである。
【００３３】つぎに、上記ＦＥＴに隣接したサイドゲー
ト電極を用いて、サイドゲート電圧に対するＦＥＴのド
レイン電流への影響を調べたところ図６に示すように、
サイドゲート電圧が２０Ｖまでサイドゲート電圧による
ドレイン電圧への影響はほとんど見られなかった。な
お、このときのサイドゲート−ソース電極間隔は１０μ
ｍである。ＦＥＴのドレイン電圧は２Ｖ、ゲート電圧は
０Ｖで測定した。このことから、この試料のバッファー
層は隣接する素子間の分離に対して良好な特性を有して
いることが判った。この構造のバッファー層および基板
の絶縁性の評価を行った。能動層をエッチング除去した
バッファー層／基板の電流電圧特性を基板上の５カ所で
調べたところ、図７に示すように電圧１０Ｖで、リーク
電流が５×１０-8Ａ以下と良好な絶縁性を有しているこ
とが判った。なお、この時の電流方向の電極間隔は５μ
ｍ、電極幅は２００μｍであった。電極は、ＦＥＴのオ
ーミック電極と同様な方法で形成した。なおエッチング
量は、表面から２７０ｎｍである。
ト電極を用いて、サイドゲート電圧に対するＦＥＴのド
レイン電流への影響を調べたところ図６に示すように、
サイドゲート電圧が２０Ｖまでサイドゲート電圧による
ドレイン電圧への影響はほとんど見られなかった。な
お、このときのサイドゲート−ソース電極間隔は１０μ
ｍである。ＦＥＴのドレイン電圧は２Ｖ、ゲート電圧は
０Ｖで測定した。このことから、この試料のバッファー
層は隣接する素子間の分離に対して良好な特性を有して
いることが判った。この構造のバッファー層および基板
の絶縁性の評価を行った。能動層をエッチング除去した
バッファー層／基板の電流電圧特性を基板上の５カ所で
調べたところ、図７に示すように電圧１０Ｖで、リーク
電流が５×１０-8Ａ以下と良好な絶縁性を有しているこ
とが判った。なお、この時の電流方向の電極間隔は５μ
ｍ、電極幅は２００μｍであった。電極は、ＦＥＴのオ
ーミック電極と同様な方法で形成した。なおエッチング
量は、表面から２７０ｎｍである。
【００３４】比較例１ 比較のために、上記実施例のＦＥＴ用エピタキシャル結
晶基板の酸素を添加したＡｌX Ｇａ(1-X) Ａｓ（０＜ｘ
＜１）層が無いＳｉ基板を用いたＦＥＴ用エピタキシャ
ル結晶基板を作製しバッファー層および基板の絶縁性の
評価を基板上の５カ所で行った。酸素を添加したＡｌX
Ｇａ(1-X) Ａｓ（０＜ｘ＜１）層が無いこと以外は実施
例と同様である。なお、電極形状、および、電極作製方
法は、実施例のバッファー層／基板の絶縁性評価素子と
同様である。能動層をエッチング除去したバッファー層
／基板の電流電圧特性を調べたところ、図７に示すよう
に電圧１０Ｖで、リーク電流が４ｘ１０-3Ａ以上と絶縁
性不良を示している。酸素を添加したＡｌX Ｇａ(1-X)
Ａｓ（０＜ｘ＜１）層を含まないＳｉ基板上に作製した
ＦＥＴ用エピタキシャル結晶基板は、能動層の下のバッ
ファー層および基板のリーク電流が５桁程度大きくなり
絶縁不良が生じる。このためＦＥＴのピンチオフ特性の
劣化、ドレインコンダクタンスの増加、または、集積回
路においては素子間分離の不良の発生が容易に推測され
る。
晶基板の酸素を添加したＡｌX Ｇａ(1-X) Ａｓ（０＜ｘ
＜１）層が無いＳｉ基板を用いたＦＥＴ用エピタキシャ
ル結晶基板を作製しバッファー層および基板の絶縁性の
評価を基板上の５カ所で行った。酸素を添加したＡｌX
Ｇａ(1-X) Ａｓ（０＜ｘ＜１）層が無いこと以外は実施
例と同様である。なお、電極形状、および、電極作製方
法は、実施例のバッファー層／基板の絶縁性評価素子と
同様である。能動層をエッチング除去したバッファー層
／基板の電流電圧特性を調べたところ、図７に示すよう
に電圧１０Ｖで、リーク電流が４ｘ１０-3Ａ以上と絶縁
性不良を示している。酸素を添加したＡｌX Ｇａ(1-X)
Ａｓ（０＜ｘ＜１）層を含まないＳｉ基板上に作製した
ＦＥＴ用エピタキシャル結晶基板は、能動層の下のバッ
ファー層および基板のリーク電流が５桁程度大きくなり
絶縁不良が生じる。このためＦＥＴのピンチオフ特性の
劣化、ドレインコンダクタンスの増加、または、集積回
路においては素子間分離の不良の発生が容易に推測され
る。
【００３５】
【発明の効果】本発明のエピタキシャル成長半導体結晶
基板は、Ｓｉ基板と３−５族化合半導体層の能動層の間
のバッファー層として酸素を添加したＡｌX Ｇａ(1-X)
Ａｓ（０＜ｘ＜１）などの高抵抗半導体層を形成するこ
とにより、Ｓｉ基板の絶縁性の悪さ、およびＳｉ基板と
３−５族化合物半導体結晶界面に形成される導電層によ
る絶縁不良を防止した良好な特性を有するものである。
該エピタキシャル成長半導体結晶基板は、再現性よく安
定して得ることができ、Ｓｉ基板上の３−５族化合半導
体装置用エピタキシャル成長半導体結晶基板として有用
である。
基板は、Ｓｉ基板と３−５族化合半導体層の能動層の間
のバッファー層として酸素を添加したＡｌX Ｇａ(1-X)
Ａｓ（０＜ｘ＜１）などの高抵抗半導体層を形成するこ
とにより、Ｓｉ基板の絶縁性の悪さ、およびＳｉ基板と
３−５族化合物半導体結晶界面に形成される導電層によ
る絶縁不良を防止した良好な特性を有するものである。
該エピタキシャル成長半導体結晶基板は、再現性よく安
定して得ることができ、Ｓｉ基板上の３−５族化合半導
体装置用エピタキシャル成長半導体結晶基板として有用
である。
【図１】半導体結晶基板を製造する気相成長装置の一例
の概略図。
の概略図。
【図２】実施例１で得られたエピタキシャル結晶の深さ
とキャリア電子濃度との関係を示す図。
とキャリア電子濃度との関係を示す図。
【図３】リセスゲート型ＦＥＴ評価用素子パターンの概
略断面図。
略断面図。
【図４】リセスゲート型ＦＥＴのドレイン電流のドレイ
ン電圧特性を示す図。
ン電圧特性を示す図。
【図５】リセスゲート型ＦＥＴのドレイン電流のゲート
電圧特性を示す図。
電圧特性を示す図。
【図６】サイドゲート電極を設けたリセスゲート型ＦＥ
Ｔのドレイン電流のサイドゲート電圧依存性を示す図。
Ｔのドレイン電流のサイドゲート電圧依存性を示す図。
【図７】実施例１で得られたエピタキシャル結晶のバッ
ファー層および基板のリーク電流の５ケ所における電圧
特性をまとめて示す図。
ファー層および基板のリーク電流の５ケ所における電圧
特性をまとめて示す図。
【図８】比較例１で得られたエピタキシャル結晶のバッ
ファー層および基板のリーク電流の５ケ所における電圧
特性をまとめて示す図。
ファー層および基板のリーク電流の５ケ所における電圧
特性をまとめて示す図。
１．マスフローコントローラー ２．恒温槽 ３．トリメチルガリウムバブラー ５．減圧弁 ６．マスフローコントローラー ７．反応炉 ８．マスフローコントローラー ９．高周波加熱コイル １０．サセプター １１．排気口
Claims (6)
- 【請求項１】Ｓｉ基板上に３−５族化合物半導体層を形
成した半導体基板において、該化合物半導体層の能動層
とＳｉ基板との間に、酸素を添加した高抵抗化合物半導
体層を少なくとも１層有することを特徴とするエピタキ
シャル成長半導体結晶基板。 - 【請求項２】Ｓｉ基板上に３−５族化合物半導体層を形
成した半導体基板において、該化合物半導体層の能動層
とＳｉ基板との間に、酸素を添加した高抵抗化合物半導
体層を少なくとも１層有し、能動層と能動層に最も近い
酸素を添加した高抵抗化合物半導体層との間に酸素を添
加しない高抵抗化合物半導体層を少なくとも１層有する
ことを特徴とするエピタキシャル成長半導体結晶基板。 - 【請求項３】酸素を添加した高抵抗化合物半導体層がＡ
ｌX Ｇａ(1-X) Ａｓ（０＜ｘ＜１）であることを特徴と
する請求項１記載のエピタキシャル成長半導体結晶基
板。 - 【請求項４】酸素を添加した高抵抗化合物半導体層がＡ
ｌX Ｇａ(1-X) Ａｓ（０＜ｘ＜１）であり、酸素を添加
しない高抵抗化合物半導体層がＡｌy Ｇａ(1 -y) Ａｓ
（０＜ｙ＜１）であることを特徴とする請求項２記載の
エピタキシャル成長半導体結晶基板。 - 【請求項５】酸素を添加した高抵抗ＡｌX Ｇａ(1-X) Ａ
ｓ層のＡｌ濃度ｘが０．２≦ｘ＜１であり、酸素を添加
しないＡｌy Ｇａ(1-y) Ａｓ層のＡｌ濃度ｙが０．１≦
ｙ≦０．５であることを特徴とする請求項４記載のエピ
タキシャル成長半導体結晶基板。 - 【請求項６】能動層と能動層に最も近い酸素を添加した
高抵抗化合物半導体層との間の距離が１００ｎｍ以上で
あり、Ｓｉ基板上に形成される化合物半導体エピタキシ
ャル層の合計膜厚が５μｍ以下であることを特徴とする
請求項２、４または５記載のエピタキシャル成長半導体
結晶基板。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28315393A JPH06208963A (ja) | 1992-11-18 | 1993-11-12 | 半導体結晶基板 |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP30853392 | 1992-11-18 | ||
| JP4-308533 | 1992-11-18 | ||
| JP28315393A JPH06208963A (ja) | 1992-11-18 | 1993-11-12 | 半導体結晶基板 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06208963A true JPH06208963A (ja) | 1994-07-26 |
Family
ID=26554919
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP28315393A Pending JPH06208963A (ja) | 1992-11-18 | 1993-11-12 | 半導体結晶基板 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06208963A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2004327938A (ja) * | 2003-04-28 | 2004-11-18 | Sumitomo Chem Co Ltd | 化合物半導体エピタキシャル基板 |
| WO2010061616A1 (ja) * | 2008-11-28 | 2010-06-03 | 住友化学株式会社 | 半導体基板、電子デバイス、および半導体基板の製造方法 |
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-
1993
- 1993-11-12 JP JP28315393A patent/JPH06208963A/ja active Pending
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