CN102227801A - 半导体基板、电子器件、及半导体基板的制造方法 - Google Patents

半导体基板、电子器件、及半导体基板的制造方法 Download PDF

Info

Publication number
CN102227801A
CN102227801A CN2009801472596A CN200980147259A CN102227801A CN 102227801 A CN102227801 A CN 102227801A CN 2009801472596 A CN2009801472596 A CN 2009801472596A CN 200980147259 A CN200980147259 A CN 200980147259A CN 102227801 A CN102227801 A CN 102227801A
Authority
CN
China
Prior art keywords
crystal seed
compound semiconductor
substrate
crystal
semiconductor
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN2009801472596A
Other languages
English (en)
Inventor
山中贞则
秦雅彦
高田朋幸
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Sumitomo Chemical Co Ltd
Original Assignee
Sumitomo Chemical Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Sumitomo Chemical Co Ltd filed Critical Sumitomo Chemical Co Ltd
Publication of CN102227801A publication Critical patent/CN102227801A/zh
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/20—Deposition of semiconductor materials on a substrate, e.g. epitaxial growth solid phase epitaxy
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/8258—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using a combination of technologies covered by H01L21/8206, H01L21/8213, H01L21/822, H01L21/8252, H01L21/8254 or H01L21/8256
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02367—Substrates
    • H01L21/0237—Materials
    • H01L21/02373—Group 14 semiconducting materials
    • H01L21/02381—Silicon, silicon germanium, germanium
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02436—Intermediate layers between substrates and deposited layers
    • H01L21/02439—Materials
    • H01L21/02441—Group 14 semiconducting materials
    • H01L21/0245—Silicon, silicon germanium, germanium
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02436—Intermediate layers between substrates and deposited layers
    • H01L21/02439—Materials
    • H01L21/02455—Group 13/15 materials
    • H01L21/02463—Arsenides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/02521—Materials
    • H01L21/02538—Group 13/15 materials
    • H01L21/02543—Phosphides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/02521—Materials
    • H01L21/02538—Group 13/15 materials
    • H01L21/02546—Arsenides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02612—Formation types
    • H01L21/02617—Deposition types
    • H01L21/02636—Selective deposition, e.g. simultaneous growth of mono- and non-monocrystalline semiconductor materials

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Materials Engineering (AREA)
  • Recrystallisation Techniques (AREA)
  • Element Separation (AREA)

Abstract

本发明提供一种半导体基板，其包括：底板基板；设置在底板基板上的晶种；设置于晶种上方的化合物半导体；和设置于晶种和化合物半导体之间、具有比晶种大的电阻率的高电阻层，晶种和化合物半导体晶格匹配或者准晶格匹配。

Description

半导体基板、电子器件、及半导体基板的制造方法
技术领域
本发明涉及半导体基板、电子器件、及半导体基板的制造方法。
背景技术
近年来，人们正在研发使用诸如GaAs之类的化合物半导体作为活性区域的各种高功能电子器件。因为上述化合物半导体的结晶性对电子器件的性能有很大影响，所以一直寻求形成结晶性优良的化合物半导体。例如，专利文献1公开一种使用了在硅基板上生长的低缺陷密度的GaAs的半导体器件。
在专利文献1中，通过在硅基板上形成硅氧化物层、在设置于该硅氧化物层中的开口内部形成锗硅合金，在该锗硅合金的上层形成位错缺陷密度极小的锗面。在上述锗面上生长的GaAs缺陷密度很小。在专利文献1中，形成于上述GaAs上的发光元件和光接收元件和形成于上述硅基板上的集成电路通过金属引线结合，形成半导体设备。
专利文献1：特开平4-233720号公报
但是，上述半导体器件配置有硅基板、锗硅合金、和GaAs，且硅基板、锗硅合金、和GaAs按此顺序配置在垂直于硅基板的主面的方向上。
另外，锗硅合金和GaAs在硅基板上形成有多个。通常，很难得到作为半导体的禁带宽为0.7～1.1eV这样窄的、电阻率为105Ωcm以上这样高的锗硅合金。另外，由于GaAs的构成成分和锗硅合金的构成成分彼此都是电活性杂质，所以通过各成分的相互扩散而被掺杂，电阻率容易进一步下降。由于锗硅合金层的电阻率下降，GaAs和硅基板之间可能绝缘不充分，所以半导体器件的动作会变得不稳定。
发明内容
为了解决上述技术问题，在本发明的第1方式中，提供一种半导体基板，其包括：底板基板；设置在底板基板上的晶种；设置于晶种上方的化合物半导体；和设置于晶种和化合物半导体之间、具有比晶种大的电阻率的高电阻层。晶种和化合物半导体晶格匹配或者准晶格匹配。作为一个例子，在平行于底板基板的主面的方向上化合物半导体的晶格间距离与在平行于主面的方向上的晶种的晶格间距离大致相同。另外，高电阻层可以与晶种晶格匹配或准晶格匹配，化合物半导体可以与高电阻层晶格匹配或准晶格匹配。底板基板例如是Si基板、SOI基板、或GOI基板。
半导体基板还包括形成于底板基板上、阻挡晶种的前体生长成为晶体的阻挡层，可以形成有贯通阻挡层直至底板基板的开口，晶种设置于开口的内部。晶种例如包含SixGe1-x晶体(0≤x＜1)。
在该半导体基板中，高电阻层例如包含氧化物电介质。氧化物电介质可以通过选择性地氧化所述化合物半导体的一部分而形成。氧化物电介质通过氧化包含Al的III-V族化合物半导体而形成。高电阻层例如包括：包含B的III-V族化合物半导体、或者掺杂了氧的包含Al的III-V族化合物半导体。
晶种是p型半导体，化合物半导体是n型半导体，高电阻层是化合物半导体的耗尽层。例如，晶种是高浓度的p型Ge，化合物半导体是低浓度的n型AlyGa1-yAs(0≤y≤1)。另外，晶种是低浓度p型SiGe，化合物半导体是低浓度n型InzGa1-zP(0≤z≤1)。
半导体基板可通过以下方式制造：在底板基板上设置晶种、晶体生长与晶种晶格匹配或准晶格匹配的前体层、晶体生长与前体层晶格匹配或准晶格匹配的化合物半导体、以及选择性氧化前体层而形成高电阻层。例如，晶种包含SixGe1-x晶体(0≤x＜1)，前体层包括包含Al的III-V族化合物半导体。
另外，半导体基板可以通过如下方式而制造：在底板基板上形成阻挡晶种的前体生长成为晶体的阻挡层，在阻挡层上形成贯通阻挡层直至底板基板的开口，将晶种设置于开口内部，晶体生长与晶种晶格匹配或准晶格匹配的前体层，晶体生长与前体层晶格匹配或准晶格匹配的所述化合物半导体，以及选择性地氧化前体层而形成高电阻层。半导体基板可以通过在前体层与开口的内壁之间形成空隙，以及从与前体层的空隙接触的面导入氧、选择性地氧化前体层而制造。半导体基板也可以通过以下方式制造：晶体生长前体层使其比阻挡层的表面凸出；以前体层为核，沿阻挡层使化合物半导体生长；以及选择性地氧化前体层。
在本发明的第2方式中，提供一种电子器件，其包括：底板基板，设置于底板基板上的晶种，设置于晶种上方的化合物半导体，设置于晶种与化合物半导体之间、具有比晶种大的电阻率的高电阻层，和形成于化合物半导体上的第1电子元件，其中晶种和化合物半导体晶格匹配或准晶格匹配。例如，在该电子设备中，还包括形成于底板基板上、阻挡晶种的前体生长成为晶体的阻挡层。在阻挡层上形成贯通阻挡层直至底板基板的开口，晶种形成于开口内部。
该电子器件还包括形成于底板基板上的第2电子元件，阻挡层也可以形成于第2电子元件的上方。高电阻层例如通过选择性氧化化合物半导体的一部分而形成。
在本发明的第3方式中，提供一种半导体基板制造方法，其包括：准备底板基板的步骤，在底板基板上设置晶种的步骤，晶体生长与晶种晶格匹配或准晶格匹配的前体层的步骤，晶体生长与前体层晶格匹配或准晶格匹配的化合物半导体的步骤，以及选择性地氧化前体层的步骤。前体层例如包括包含Al的III-V族化合物半导体。该制造方法还可以包括：在底板基板上形成阻挡晶种的前体生长成为晶体的阻挡层的步骤，在阻挡层上形成贯通阻挡层直至底板基板的开口的步骤，以及将晶种设置于开口内部的步骤。
在该制造方法中，晶种包含SixGe1-x晶体(0≤x＜1)，且设置晶种的步骤可以包括：通过外延生长法使SixGe1-x晶体的前体生长成为晶体的步骤；以及对SixGe1-x晶体进行退火的步骤。另外，该制造方法也可以包括：准备底板基板的步骤；在底板基板上设置晶种的步骤；设置电阻率比晶种大的、与晶种晶格匹配或准晶格匹配的高电阻层的步骤；以及晶体生长与高电阻层晶格匹配或准晶格匹配的化合物半导体的步骤。
附图说明
图1是示意性地示出半导体基板110的剖面的一个例子的图。
图2A是示意性地示出半导体基板210的剖面的一个例子的图。
图2B是示意性地示出半导体基板210的剖面的一个例子的图。
图2C是示意性地示出半导体基板210的剖面的一个例子的图。
图3是示意性地示出半导体基板310的剖面的一个例子的图。
图4是示意性地示出半导体基板410的剖面的一个例子的图。
图5是示意性地示出电子器件500的剖面的一个例子的图。
图6是示出了表示电子器件500的制造方法的一个例子的流程图。
图7是示意性地示出半导体基板510的制造过程的一个例子的图。
图8是示意性地示出半导体基板510的制造过程的一个例子的图。
图9是示意性地示出半导体基板510的制造过程的一个例子的图。
图10是示意性地示出半导体基板1010的一个例子的图。
图11是示意性地示出半导体基板510的剖面的一个例子的图。
图12是示意性地示出半导体基板1010的一个例子的图。
图13是观察电子器件500中形成有HBT的部分而得到的剖面TEM照片。
具体实施方式
以下，通过发明的实施方式对本发明进行说明，不过，以下的实施方式并不限定权利要求书所涉及的发明。另外，在实施方式中说明的特征组合并非全部都是发明的技术方案所必须的。下面，虽然参照附图，对实施方式进行说明，但是，在附图的记载中，对相同的或者类似的部分赋以相同的附图标记且有时省略重复的说明。另外，附图是示意性的，厚度与平面尺寸的关系、比率等有可能与实际的情况不同。另外，为了说明上的便利，即使在附图相互之间，也有可能包含彼此的尺寸的关系或者比率不同的部分。
图1示意性地示出半导体基板110的剖面的一个例子。半导体基板110包括底板基板120、晶种140、高电阻层160、和化合物半导体180。
底板基板120具有第1主面122和第2主面124。晶种140设置在底板基板120上。高电阻层160被设置得与晶种140接触。
化合物半导体180被设置在晶种140的上方、且与高电阻层160接触。在本例中，化合物半导体180和晶种140被设置得夹持高电阻层160。晶种140和化合物半导体180晶格匹配或者准晶格匹配。这里，在本说明书中，所谓“A的上方”，是指以“A”为起点、在向远离底板基板120的方向延伸的线上包含“A”的面上的任意位置。
“A”例如是晶种140或第2电子元件580。例如，所谓“晶种140的上方”，是指将晶种140的表面作为起点，从底板基板120向远离的方向延伸的线上的位置。所谓“A的下方”，是指以“A”为起点、在与远离底板基板120的方向相反的方向延伸的线上的任意位置。
另外，在本说明书中，所谓“准晶格匹配”，不是完全的晶格匹配，而是指两个半导体的晶格常数的差很小，在因晶格不匹配而产生的缺陷不显著的范围内，可以将两个半导体层层叠的状态。这时，通过各半导体的晶格在能够弹性形变的范围内变形，可吸收上述晶格常数的差。例如，Ge和GaAs的层叠状态被称为准晶格匹配。另外，即使是在两个半导体不相互接触的情况下，在两个半导体的晶格常数相同或者晶格常数之差如上面所述很小的情况下，称为两个半导体“晶格匹配”或“准晶格匹配”。
例如，在晶种140与化合物半导体180晶格匹配或者准晶格匹配的情况下，在平行于底板基板120的第1主面122的面中的化合物半导体180的晶格间距离，与平行于第1主面122的面中的晶种140的晶格间距离大致相同。平行于底板基板120的第1主面122的面中的化合物半导体180的晶格间距离与平行于第1主面122的面中的晶种140的晶格间距离之差，优选在各个晶格间距离的3％以内。高电阻层160可以与晶种140晶格匹配或者准晶格匹配。另外，化合物半导体180可以与高电阻层160晶格匹配或者准晶格匹配。
底板基板120例如是Si基板、SOI(silicon-on-insulator)基板、Ge基板、GOI(germanium-on-insulator)基板、和GaAs基板中的任何一种基板。Si基板可以是单晶Si基板。底板基板120可以是蓝宝石基板、玻璃基板、以及诸如PET薄膜之类的树脂基板。
晶种140与底板基板120的第1主面122接触。晶种140提供对于化合物半导体180的晶体生长来说良好的晶种面。晶种140抑制底板基板120或第1主面122中存在的杂质对高电阻层160或化合物半导体180的结晶性产生不良影响。晶种140例如包含半导体晶体。具体地，晶种140可以包括SixGe1-x结晶层。这里，x表示满足0≤x＜1的实数。晶种140可以包含多个层。
晶种140例如可以通过外延生长法形成。晶种140例如可以通过化学气相沉积法(可以称为CVD法)、有机金属气相生长法(可以称为MOCVD法)、分子线外延法(可以称为MEB法)、或者原子层生长法(可以称为ALD法)而形成。通过上述方法形成了半导体结晶层之后，该结晶层通过蚀刻等光刻法而被图案化，可以在底板基板120的一部分上形成晶种140。
优选地，对晶种140进行退火。在晶种140内部，由于底板基板120与晶种140的晶格常数不同等，可能产生晶格缺陷之类的缺陷。例如，通过加热晶种140而实施退火，上述缺陷在晶种140内部移动。上述缺陷在晶种140内部移动，被捕捉到晶种140的界面或表面、或者位于晶种140内部的吸杂槽(gettering sink)等中。即，通过对晶种140实施退火，可以提高晶种140的结晶性。晶种140可以通过对非晶质或者多晶的SixGe1-x晶体进行退火而形成。
上述退火也可以是多阶段退火。例如，实施在没有达到晶种140的熔点的温度下的高温退火，之后，实施在比高温退火的温度低的温度下的低温退火。这样的2阶段退火可以反复实施多次。高温退火的温度和持续时间，在晶种140包含SixGe1-x晶体(0≤x＜1)的情况下，例如为850℃～900℃、2～10分钟。低温退火的温度和持续时间，例如为650℃～780℃、2～10分钟。这样的2阶段退火例如反复10次。
在图1中，高电阻层160与晶种140接触。但是，在高电阻层160与晶种140之间可以配置其它层。例如，高电阻层160与缓冲层晶格匹配或者准晶格匹配，所述缓冲层与晶种140晶格匹配或者准晶格匹配。
高电阻层160的电阻率比晶种140的电阻率大。另外，在垂直于底板基板120的第1主面122的方向上的高电阻层160的电阻值可以比晶种140的电阻值大。这样，高电阻层160，将底板基板120和化合物半导体180电分离。其结果，在形成于底板基板120上的多个化合物半导体180的每一个上形成电子元件的情况下，电子元件间彼此绝缘分离。
高电阻层160例如包括氧化物电介质。高电阻层160可以包括氧化物电介质，该氧化物电介质通过氧化包含Al的III-V族化合物半导体而得到。包含Al的III-V族化合物半导体例如是AlGaAs或AlInGaP。包含Al的III-V族化合物半导体例如可以通过MOCVD等的外延生长法而形成。包含Al的III-V族化合物半导体也可以在形成化合物半导体180之后被氧化。高电阻层160例如包括掺杂了氧且包含Al的III-V族化合物半导体。高电阻层160也可以包括包含B的III-V族化合物半导体。
另外，在本说明书中，电阻率意思是“比电阻”。半导体的电阻率，通过将欧姆电极安装在该半导体上、用四端子法来测量。为了将底板基板120和化合物半导体180电分离，高电阻层160优选禁带宽为1.4eV以上，且具有至少105Ωcm以上的电阻率。更优选地，禁带宽为1.6eV以上，且具有至少107Ωcm以上的电阻率。进一步优选的是，如果禁带宽为1.8eV以上，且电阻率在至少109Ωcm以上的话，可以适用于更广泛的用途，包括施加高电压的半导体器件。通过使用这样的高电阻层160，可以将底板基板120和化合物半导体180之间的漏电流密度抑制在1A/cm2以下。
化合物半导体180与高电阻层160接触。化合物半导体180与晶种140晶格匹配或准晶格匹配。化合物半导体180通过高电阻层160而与底板基板120电分离。这里，所谓的“电分离”，不要求底板基板120与化合物半导体180完全绝缘。化合物半导体180和底板基板120电分离的程度可以是由化合物半导体180所形成的电子元件动作稳定的程度。
如以上所述，通过形成夹着高电阻层160、且晶格匹配或准晶格匹配的晶种140和化合物半导体180，底板基板120可以与化合物半导体180电分离、且能够得到结晶性优良的化合物半导体180。
另外，作为高电阻层160，可以使用通过被氧化而电阻率增加了的化合物半导体。在形成与该化合物半导体晶格匹配或准晶格匹配的化合物半导体180之后，通过氧化该化合物半导体，可以将底板基板120和化合物半导体180电分离。即，高电阻层160在化合物半导体180形成时，不妨碍晶种140和化合物半导体180晶格匹配或准晶格匹配。由此，底板基板120可以和化合物半导体180电分离、且可以得到结晶性更优良的化合物半导体180。
图2A示意性地示出半导体基板210的剖面的一个例子。半导体基板210包括底板基板120、晶种140、高电阻层160、化合物半导体180、和阻挡层250。底板基板120具有第1主面122和第2主面124。在阻挡层250中形成开口256。半导体基板210，在开口256内部设置有晶种140这一点上，与半导体基板110不同。
阻挡层250阻挡晶种140和化合物半导体180的前体生长成为晶体。例如，在化合物半导体180的晶体通过外延生长法生长的情况下，阻挡化合物半导体180在阻挡层250的表面上外延生长。阻挡层250例如与底板基板120的第1主面122接触而形成。
阻挡层250例如是氧化硅层、氧化铝层、氮化硅层、氮氧化硅层、氮化钽层或氮化钛层、或者这些层层叠而成的层。阻挡层250的厚度例如是0.05μm～5μm。阻挡层250例如可以通过CVD法而形成。
开口256在与底板基板120的第1主面122大致垂直的方向上贯通阻挡层256。由此，开口256使第1主面122露出。在开口256内部，设置与底板基板120接触的晶种140。在晶种140通过外延生长法形成的情况下，阻挡晶种140的前体在阻挡层250的表面上生长成为晶体。其结果，晶种140的前体在开口256内部选择性地生长成为晶体。开口256例如通过蚀刻等光刻法而形成。这里，在本说明书中，所谓“大致垂直的方向”，不仅仅是严格的垂直的方向，也包含考虑到基板及各部件的制造误差而稍稍倾斜于垂直的方向。
开口256具有例如(
Figure BDA0000063947940000081
3)/3以上的纵横比。如果在具有(
Figure BDA0000063947940000082
3)/3以上的纵横比的开口256内部形成具有某种程度的厚度的晶体，则包含于该晶体中的诸如晶格缺陷之类的缺陷结束在开口256的壁面。结果，在开口256露出的上述晶体表面，在该晶体形成时，具有优良的结晶性。
这里，在本说明书中，所谓“开口的纵横比”是指“开口的深度”除以“开口的宽度”而得到的值。例如：按照电子信息通信学会编的《电子信息通信手册(電子情報通信ハンドブシク)第一分册》第751页(1988年，欧姆公司出版)，作为纵横比记载为(蚀刻深度/图案宽度)。在本说明书中，也以同样意义使用纵横比这一术语。
另外，所谓“开口的深度”，是指在基板上层叠了薄膜的情况下的层叠方向上的深度。“开口的宽度”是指垂直于层叠方向的方向上的宽度。当开口的宽度有多个的情况下，使用最小宽度计算开口的纵横比。例如，当从开口的层叠方向看开口的形状为长方形时，将长方形的短边的长度用于纵横比的计算。
高电阻层160例如设置于开口256内部。化合物半导体180与开口256内部的高电阻层160接触而生长。高电阻层160和化合物半导体180具有优良的结晶性。另外，化合物半导体180被形成得比阻挡层250的表面更凸出。
图2B示意性地示出半导体基板210的剖面的一个例子。在同一图中，高电阻层160与开口256内部的晶种140接触而生长，被形成得比阻挡层250的表面更凸出。化合物半导体180可以以被形成得比阻挡层250的表面更凸出的高电阻层160为核，沿阻挡层250的表面晶体生长。
在图2B中，化合物半导体180沿阻挡层250的表面横向生长。如图2B所示，在使高电阻层160的上表面露出的状态下，化合物半导体180沿阻挡层250的表面生长的情况下，在化合物半导体180形成之后，可以很容易地氧化高电阻层160。化合物半导体180可以晶体生长在高电阻层160的上方、覆盖高电阻层160。
图2C示意性地示出半导体基板210的剖面的一个例子。在同一图中，晶种140可以通过在开口256内部与底板基板120接触、晶体生长得比阻挡层250的表面凸出而形成。高电阻层160可以以晶体生长得比阻挡层250的表面更凸出的晶种140为核，沿阻挡层250的表面横向生长。
在这种情况下，化合物半导体180以高电阻层160为核，沿阻挡层250的表面横向生长。由于化合物半导体180不覆盖高电阻层160，所以在化合物半导体180形成之后，可以很容易地氧化高电阻层160。即，可以很容易地氧化高电阻层160，使高电阻层160的电阻率增加。
图3示意性地示出半导体基板310的剖面的一个例子。半导体基板310包括GOI基板320、高电阻层160、化合物半导体180、和阻挡层250。GOI基板320包括基板322、电介质324、及SixGe1-x结晶层326。GOI基板320具有配置有SixGe1-x结晶层326的表面302和背面304。半导体基板310，在用GOI基板320的SixGe1-x结晶层326代替晶种140这一点上，与半导体基板210不同。
基板322、电介质324、SixGe1-x结晶层326、和阻挡层250按此顺序配置在大致垂直于GOI基板320的表面302的方向上。阻挡层250阻挡SixGe1-x结晶层326的前体生长成为晶体。在阻挡层250中，形成有贯通至SixGe1-x结晶层326的开口256。另外，在开口256内部设置有高电阻层160。基板322、电介质324、SixGe1-x结晶层326、高电阻层160、和化合物半导体180按此顺序配置在大致垂直于GOI基板320的表面302的方向上。
基板322例如是单晶Si基板。电介质324将基板322和SixGe1-x结晶层326电分离。SixGe1-x结晶层326，与晶种140相对应，提供对于化合物半导体180的晶体生长来说良好的晶种面。优选地，对SixGe1-x结晶层326实施与晶种140同样的退火。由此提高SixGe1-x结晶层326的结晶性。该退火例如对从开口256露出的部分选择性地实施。
高电阻层160设置于开口256的内部，且与SixGe1-x结晶层326接触。高电阻层160的电阻率比SixGe1-x结晶层326的电阻率大。化合物半导体180与高电阻层160接触。化合物半导体180，在其与SixGe1-x结晶层326之间设置有高电阻层160的状态下，与SixGe1-x结晶层326晶格匹配或准晶格匹配。由此，化合物半导体180与SixGe1-x结晶层326电分离。结果，化合物半导体180与GOI基板320电分离。另外，化合物半导体180与基板322电分离。关于其它方面，高电阻层160和化合物半导体180具有与半导体基板210的情况相同的构成。
图4示意性地示出半导体基板410的剖面的一个例子。半导体基板410包括底板基板120、晶种140、阻挡层250、和化合物半导体480。底板基板120具有第1主面122和第2主面124。在阻挡层250中形成开口256。在化合物半导体480中形成有分离部460。半导体基板410在不包括高电阻层160这一点上，以及在化合物半导体480中形成有分离部460这一点上，与半导体基板210不同。
化合物半导体480与化合物半导体180等同。化合物半导体480在开口256内部与晶种140接触。通过选择晶种140和化合物半导体480的材质，在化合物半导体480内部的与晶种140的界面附近形成有耗尽层。上述耗尽层是电分离化合物半导体480和底板基板120的分离部460的一个例子。由此，化合物半导体480与底板基板120电分离。另外，上述耗尽层可以形成于晶种140的内部。
例如，在晶种140是高浓度的p型锗，化合物半导体480是低浓度的n型AlyGa1-yAs(0≤y≤1)的情况下，在化合物半导体480内部形成作为分离部460的耗尽层。另外，例如，在晶种140是低浓度p型锗化硅，化合物半导体480是高浓度n型InzGa1-zP(0≤z≤1)的情况下，在晶种140内部形成作为分离部460的耗尽层。优选地，z是0.48的10％以内的值。
图5示意性地示出电子器件500的剖面的一个例子。电子器件500包括半导体基板510、第2电子元件580、配线592、配线594、和配线596。半导体基板510包括底板基板520、阻挡层554、晶种562、和化合物半导体566。在阻挡层554中形成有开口556、开口593、和开口595。
底板基板520具有第1主面522和第2主面524。在底板基板520上形成第1电子元件570。第1电子元件570包括：阱571、源极区域572、漏极区域574、栅极电极576、及栅极绝缘膜578。
第2电子元件580形成在化合半导体566上。第2电子元件580包括输入输出电极587、输入输出电极588、和栅极电极589。
底板基板520、第1主面522、和第2主面524，与底板基板120、第1主面122、和第2主面124等同。因此，关于底板基板520、第1主面522、和第2主面524，省略其说明。阻挡层554和开口556，与阻挡层250和开口256等同。因此，除了与阻挡层250和开口256的不同点之外，省略其说明。阻挡层554，与阻挡层250相比较，在包括开口593和开口595这一点上不同。
开口593和开口595在大致垂直于第1主面522的方向上贯通阻挡层554。开口593和开口595分别使源极区域572和漏极区域574露出。在开口593和开口595的内部，分别形成有配线592和配线594的一部分。这样，第1电子元件570与第2电子元件580等其它电子元件电结合。开口593和开口595例如可以通过反应性离子蚀刻而形成。
晶种562和晶种140具有同样的构成。因此，有时省略与晶种140同样的构成的说明。在设置有高电阻层564的状态下，晶种562提供用于化合物半导体566的良好晶种面。晶种562抑制存在于底板基板520或第1主面522中的杂质对高电阻层564或化合物半导体566的结晶性产生坏影响。晶种562设置于开口556内部。晶种562与第1主面522接触。晶种562例如是SixGe1-x晶体。这里，x表示满足0≤x＜1的实数。
晶种562例如可以通过CVD法等的外延生长法而形成。这时，由于阻挡晶种562的前体在阻挡层554的表面上生长成为晶体，所以晶种562选择性地生长在开口556内部。优选对晶种562进行退火。晶种562的退火可以与晶种140的退火同样地实施。因此，可以降低晶种562内部的缺陷密度，可以提供用于化合物半导体566的良好晶种面。
上述退火例如是多次脉冲状地照射来自灯的电磁波的快速退火。上述退火中，在半导体基板510上形成保护第1电子元件570不受电磁波影响的保护层之后，通过对半导体基板510照射电磁波，选择性地加热晶种562。保护层例如形成在半导体基板510中除开口556以外的部分上。保护层可以包括反射电磁波的至少一部分的反射层。反射层例如是金属薄膜。保护层可以包括散射电磁波的至少一部分的散射层。散射层例如包括包含硅胶等的微粒子的层。
在上述退火中，将吸收电磁波而产生的热并且加热晶种562的吸收层形成在半导体基板510上之后，通过对半导体基板510照射电磁波，可以选择性地加热晶种562。吸收层例如是多孔硅。在上述退火中，向半导体基板510照射能被晶种562选择性地吸收的波长的电磁波，可以选择性地加热晶种562。
高电阻层564具有与高电阻层160相同的构成。因此，关于与高电阻层160相同的构成，有时会省略描述。高电阻层564例如与晶种562接触。高电阻层564的电阻率比晶种562的电阻率大。高电阻层564可以是选择性地氧化化合物半导体566的一部分而形成的氧化物电介质。高电阻层564可以包括氧化物电介质，该氧化物电介质通过氧化包含Al的III-V族化合物半导体而得到。
包含Al的III-V族化合物半导体例如是AlGaAs或AlInGaP。AlGaAs或AlInGaP例如可以通过MOCVD法等外延生长法而形成。另外，在底板基板520是如Ge基板和GOI基板那样的在第1主面522上具有SixGe1-x晶体(0≤x＜1)的基板的情况下，高电阻层564可以与第1主面522接触而形成。在这种情况下，晶种562可以不形成在底板基板520上。
化合物半导体566和化合物半导体180具有同样的构成。因此，关于和化合物半导体180同样的构成，有时省略说明。化合物半导体566例如与晶种562晶格匹配或者准晶格匹配。化合物半导体566也可以与高电阻层564接触、与晶种562晶格匹配或者准晶格匹配。化合物半导体566通过高电阻层564而与晶种562电分离。由此，化合物半导体566与底板基板520电分离。
化合物半导体566例如是GaAs等III-V族化合物半导体的晶体。化合物半导体566可以包含多个层。化合物半导体566与高电阻层564的界面可以位于开口556的内部。化合物半导体566例如可以通过MOCVD法等的外延生长法而形成。
第1电子元件570形成在底板基板520中没有被开口556露出的区域的至少一部分上。第1电子元件570例如是MOSFET。第1电子元件570例如是第2电子元件580的驱动电路、改善第2电子元件580的输入输出特性的线性的修正电路、及第2电子元件580的输入段的保护电路中的任何一种电路中包含的电子元件。
第1电子元件570可以是诸如MISFET、HBT、和HEMT之类的半导体器件、诸如半导体激光器、发光二极管、和发光闸流管之类的发光器件、诸如光传感器和光接收二极管之类的光接收器件、或者太阳能电池中包含的有源元件。另外，第1电子元件570也可以是诸如电阻、电容器、和电感器之类的无源元件。
第2电子元件580形成于化合物半导体566上。第2电子元件580例如是HBT。第2电子元件580可以是模拟电子器件、诸如LED之类的发光器件、以及诸如光传感器之类的光接收器件中的任何一种器件中包含的电子元件。
第2电子元件580可以是诸如MOSFET、MISFET、HBT、和HEMT之类的半导体器件、诸如半导体激光器、发光二极管、和发光闸流管之类的发光器件、诸如光传感器和光接收二极管之类的光接收器件、或者太阳能电池中包含的有源元件。另外，第2电子元件580也可以是诸如电阻、电容器、和电感器之类的无源元件。
输入输出电极587、输入输出电极588、和栅极电极589的材料是导电性的材料。例如，该材料是掺杂有诸如Al、W、Ti之类的金属、或者杂质的半导体。输入输出电极587、输入输出电极588、和栅极电极589，例如可以通过真空蒸镀法或者镀敷法等而形成。
配线592、配线594、和配线596，将第1电子元件570或第2电子元件580与其它电子元件等电结合。配线592、配线594、和配线596的材料可以是导电性材料，例如，可以利用掺杂了诸如Al、W、Ti之类的金属或者杂质的半导体。配线592、配线594、和配线596例如可以通过真空蒸镀法或者镀敷法等而形成。
另外，半导体基板510可以包括多个第1电子元件570。半导体基板510可以包括多个第2电子元件580。各个第1电子元件570和第2电子元件580，例如可以与多个第1电子元件570或多个第2电子元件580中的其它任何电子元件电结合。
图6示出了表示电子器件500的制造方法的一个例子的流程图。通过S602步骤至S614步骤，制造半导体基板510。接着，在S616，在半导体基板510的化合物半导体566上形成第2电子元件580，在阻挡层554中形成开口593和开口595。还有，形成配线592、配线594、和配线596，可以得到电子器件500。
具体地，在S602步骤，准备底板基板520。可以在底板基板520上形成第1电子元件570。在S604步骤，在底板基板520上形成阻挡层554。在S606步骤，形成贯通阻挡层554直至底板基板520的开口595。在S608步骤，在开口595内部设置有晶种562。
接着，在S610步骤，在晶种562上设置有包括高电阻层564的前体的前体层。在S612步骤，使化合物半导体566在前体层上晶体生长。在S614步骤，通过选择性地氧化前体层，可以得到高电阻层564。最后，在S616步骤，在化合物半导体566上形成第2电子元件580。
本例的高电阻层564是氧化与晶种562和化合物半导体566中任何一个晶格匹配或准晶格匹配的前体层而得到的层。另外，高电阻层564与晶种562和化合物半导体566中任何一个不晶格匹配或不准晶格匹配也可以。
下面，用图7至图11，说明制造半导体基板510的方法的一个例子。图7示意性地示出半导体基板510的制造过程中的基板710的一个例子。用图7说明关于图6的S602步骤。首先，准备底板基板520。其次，在底板基板520上形成第1电子元件570的至少一部分。底板基板520例如是市售的Si基板或者SOI基板。
图8示意性地示出了半导体基板510的制造过程中的基板710的一个例子。用图8说明图6的S604步骤和S606步骤。如图8中所示，阻挡层554与底板基板520的第1主面522接触而形成。阻挡层554例如是SiO2。阻挡层554的厚度，例如是0.05μm～5μm。阻挡层554，作为一个例子，通过CVD法形成。在阻挡层554上，例如通过诸如蚀刻之类的光刻法形成开口556。开口556可以具有(
Figure BDA0000063947940000141
3)/3以上的纵横比。
图9示意性地示出半导体基板510的制造过程中的基板710的一个例子。用图9说明图6的S608步骤和S610步骤。如图9所示，通过外延生长法在开口556内部形成与底板基板520接触的晶种562。晶种562例如是SixGe1-x晶体。这里，x表示满足0≤x＜1的实数。
晶种562例如可以通过在原料气体的一部分中包含卤素的CVD法而形成。由于阻挡晶种562的前体在阻挡层554的表面上生长成为晶体，所以晶种562选择性地生长在开口556内部。这时，在晶种562内部，可能产生诸如晶格缺陷之类的缺陷。
通过对晶种562退火，可以降低晶种562内部的缺陷密度。退火可以与晶种140的退火同样地实施。通过上述退火，晶种562的缺陷密度降低，可以得到结晶性优良的晶种562。优选地，贯通至晶种562的表面的贯通位错的平均位错密度被降低到105cm-2以下。平均位错密度可以通过蚀刻坑法或者用透射型电子显微镜进行平面剖面观察而测定。
如图9所示，前体层964被设计得与晶种562接触。前体层964通过被氧化而电阻率增加，将底板基板520和化合物半导体566电分离。即，前体层964通过被氧化而具有作为高电阻层564的机能。例如，前体层964是包含Al的III-V族化合物半导体。前体层964可以是AlGaAs或AlInGaP。这些包含Al的前体的III族元素成分中Al成分相对于Ga成分的百分率优选为40％以上，更优选为60％以上。前体层964例如可以通过MOCVD法等的外延生长法而形成。
图10示意性地示出半导体基板1010的一个例子。用图10说明图6的S612步骤。如图10所示，形成与前体层964接触、与晶种562晶格匹配或准晶格匹配的化合物半导体566。即，由于晶种562和化合物半导体566两者与前体层964晶格匹配或准晶格匹配，所以晶种562和化合物半导体566也相互晶格匹配或准晶格匹配。
例如，化合物半导体566是GaAs等的III-V族化合物半导体的晶体。化合物半导体566例如可以通过MOCVD法等的外延生长法而形成。在使化合物半导体566晶体生长之后，通过选择性地氧化前体层964，可以使前体层964具有作为高电阻层564的机能。
图11示意性地示出半导体基板510的剖面的一个例子。用图10说明图6的S614步骤。如图11所示，选择性地氧化前体层964，形成高电阻层564。前体层964通过被氧化而电阻率增加。由此，高电阻层564将晶种562和化合物半导体566电分离。结果，化合物半导体566和底板基板520电分离，形成于化合物半导体566上的第2电子元件580和形成在底板基板520上的第1电子元件570的动作稳定。
前体层964，例如，通过在氧气气氛下对半导体基板1010实施热处理，而被选择性地氧化。前体层964例如通过以下的方式而被选择性地氧化。首先，在设置于反应容器内的加热支持体上载置包含前体层964的半导体基板1010，将半导体基板1010提前加热至500℃左右。这时，反应容器内的压力例如被设定在100kPa，将氩等惰性气体作为载气提供到反应容器内。另外，作为载气，虽然也取决于前体的种类，但是除了氩气以外，也可以利用诸如氦、氖等的稀有气体、氮、和氢等。
其次，使含有水的氩气流经保持在25℃的水容器，例如以500cc/分钟的流量添加到作为上述载气的氩气中。这样，通过由被添加在载气中的水来处理上述半导体基板1010，可以选择性地氧化前体层964。上述处理中，由基板温度、水容器温度、和通气量所确定的水蒸气分压和处理时间可以通过前体层964的组成、膜厚、和应处理的面积来适当地调整。
在前体层964与开口556的内壁之间也可以形成有空隙。在这种情况下，通过在氧气气氛下热处理半导体基板1010，从前体层964与该空隙接触的面导入氧，前体层964被选择性地氧化。
图12示意性地示出半导体基板1010的一个例子。在该图的半导体基板1010中，前体层965的形状和化合物半导体567的形状与图10中的半导体基板1010不同。前体层965与前体层964是同样的材质。另外，化合物半导体567与化合物半导体566是同样的材质。
前体层965不与开口556的内壁接触。即，在前体层965与开口556的内壁之间形成有空隙。因此，如果将半导体基板1010放入氧气气氛中，由于氧从与空隙接触的前体层965的面导入，所以可以很容易地选择性地氧化前体层965。
[实施例]
(实施例1)
按照图6所示的方法制作了电子器件500。作为底板基板520，准备了市售的SOI基板。作为第1电子元件570，在底板基板520的Si结晶层上形成MOSFET。由此，准备了基板710。作为阻挡层554，通过CVD法形成了与底板基板520的第1主面522接触的SiO2层。SiO2层的厚度平均值是1μm。通过光刻法在阻挡层554的一部分上形成开口556。开口556的大小为15μm×15μm。
将底板基板710配置在反应容器的内部，作为晶种562，形成Ge结晶层。Ge结晶层通过CVD法选择性地形成于开口556内部。Ge结晶层，用GeH4作为原料气体，在反应容器内的压力为2.6kPa、生长温度为400℃的条件下，先沉积成膜至大约20nm的厚度，然后升温至600℃，继续沉积成膜为大约1μm的厚度。
其次，在反应容器中，对Ge结晶层进行了退火。在850℃下退火10分钟之后，在780℃下实施退火10分钟。退火是在形成了Ge结晶层之后不将基板710从反应容器取出而实施的。即，在本实施例中，在使Ge晶体的前体生长成为晶体的步骤之后，不将Ge晶体暴露在大气中，而相继地对Ge结晶层进行了退火。另外，将使Ge结晶层晶体生长的步骤、和对Ge结晶层进行退火的步骤，在同一反应容器内部进行。
对Ge结晶层进行了退火之后，作为前体层964，通过MOCVD法形成AlGaAs层。AlGaAs层，用三甲基铝、三甲基镓和砷化三氢作为原料气体，在生长温度为620℃、反应容器内的压力为9.9kPa的条件下沉积成膜。AlGaAs层生长在开口556内部，其中将从Ge结晶层的开口556露出的面作为晶种面。另外，这时的Al组成相对于Al和Ga的和为0.8。
作为化合物半导体566，通过MOCVD法形成GaAs层。GaAs层，用三甲基镓和砷化三氢作为原料气体，在生长温度为650℃、反应容器内的压力为9.9kPa的条件下沉积成膜。GaAs层以AlGaAs层的特定面作为晶种面而生长。GaAs层生长得比阻挡层554的表面更凸出。这样，制作成了半导体基板1010。
将配置半导体基板1010的反应容器内的温度和压力设定为500℃、100kPa，将流经保持在25℃的水容器内的氩气以500cc/分钟的流量提供到反应容器内。将半导体基板1010在上述的条件下处理15分钟，选择性地氧化AlGaAs层。这样，AlGaAs层氧化而成为氧化物电介质的高电阻层564，得到了半导体基板510。由此，制得了半导体基板510。
在制得的半导体基板510的化合物半导体566上，作为第2电子元件580，形成了使用上述GaAs层作为活性层的HBT。然后，形成配线，制得了电子器件500。对电子器件500进行了动作试验，作为1kA/cm2的集电极电流密度的电流增益显示为176，确认电子器件500作为电流增益元件动作正常。另外，作为形成于底板基板520的Si结晶层上的第1电子元件570的MOSFET，确认阈值和电流电压特性与初始特性没有变化。另外，对在相邻的开口部中形成的多个HBT的集电极电极间的漏电流进行了检查，在施加电压为10V时，观测到平均2.5×10-10A的极低的漏电流。
经过退火的Ge结晶层通过SEM进行了观察，Ge结晶层厚度大约为1μm，GaAs层的膜厚为2.5μm，与设计相符合。另外，通过蚀刻坑法对GaAs层的表面进行了检查，在GaAs层表面没有发现缺陷。通过TEM进行了面内剖面观察，没有发现从Ge结晶层贯通GaAs层的位错。如以上所述，可以制得包括结晶性优良的化合物半导体的半导体基板和电子器件，其中基板与形成于该基板上的化合物半导体电绝缘。
(实施例2)
作为高电阻层564，除了代替使用选择性被氧化的AlGaAs层，而使用了向Al组分相对于Al和Ga的和为0.3的AlGaAs层中以5×1019/cm3的原子浓度添加了氧的AlGaAs层以外，其它与实施例1同样地制作了半导体基板510。另外，作为氧气源，使用了二丁醚。将以200cc/分钟的流量通过被保持在25℃的二丁醚液体内的氢添加到原料气体中，由此在AlGaAs层晶体生长时提供二丁醚。通过该方法得到上述氧浓度。除此之外，与实施例1同样地制作了电子器件500。
对在相邻的开口部中形成的多个HBT的集电极电极间的漏电流进行了检查，在施加电压为10V时，观测到平均1.3×10-8A的极低的漏电流。如以上所述，可以制得包括结晶性优良的化合物半导体的半导体基板和电子器件，其中基板与形成于该基板上的化合物半导体电绝缘。
(实施例3)
作为高电阻层564，除了代替使用选择性被氧化的AlGaAs层，而使用了向InGaP层中以2×1020/cm3的原子浓度添加了硼的InGaP层以外，其它与实施例1同样地制作半导体基板510。另外，作为硼源，使用了三甲基硼。将以10cc/分钟的流量通过被保持在10℃的三甲基硼液体内的氢添加到原料气体中，由此在InGaP层晶体生长时提供三甲基硼。由此得到上述硼浓度。除此之外，与实施例1同样地制作了电子器件500。
对在相邻的开口部中形成的多个HBT的集电极电极间的漏电流进行了检查，在施加电压为10V时，观测到平均2.7×10-9A的极低的漏电流。如以上所述，可以制得包括结晶性优良的化合物半导体的半导体基板和电子器件，其中基板与形成于该基板上的化合物半导体电绝缘。
(实施例4)
作为高电阻层564，除了向Al组分相对于Al和Ga的和为0.3的AlGaAs层中以2×1019/cm3的原子浓度添加了氧以外，其它与实施例2同样地制作了半导体基板510。基于所得到的半导体基板510，与实施例2同样地制作了电子器件500。对电子器件500实施了动作试验，1kA/cm2的集电极电流密度的电流增益为123。
另外，对在相邻的开口部中形成的多个HBT的集电极电极间的漏电流进行了检查，在施加电压为10V时，观测到平均3.8×10-9A的极低的漏电流。
图13是观察电子器件500中形成了HBT的部分而得到的剖面TEM照片。在Si基板上形成Ge晶体，还有，形成掺杂了氧的AlGaAs层。在掺杂了氧的AlGaAs层上，形成InGaP/GaAs结构的HBT。如图13所示，形成了漂亮的Ge晶体和InGaP/GaAs层，没有发现从Ge结晶层贯通到InGaP/GaAs层的位错。
(比较例1)
除了没有形成前体层964，和在Ge结晶层上形成化合物半导体层以外，与实施例1同样地，制作了半导体基板1010。与实施例1同样地，在制得的半导体基板1010上制得了电子器件。
对在相邻的开口部中形成的多个HBT的集电极电极间的漏电流进行了检查，在施加电压为10V时，观测到平均1.8×10-6A的漏电流。该漏电流是实施例1的7.2×102倍，是实施例2的1.4×102倍，是实施例3的6.7×102倍。
如以上所述，可以确认的是，由于高电阻层564的效果，底板基板520与形成于底板基板520上的化合物半导体566电绝缘，可以制成包括结晶性优良的化合物半导体566的半导体基板510和电子器件500。
以上，虽然利用实施方式对本发明进行了说明，但是本发明的技术范围并不限于上述实施方式中所记载的范围。本领域技术人员可以明白的是，对上述实施方式可以进行多种变更或者改良。从权利要求书的记载可知，进行这样的变更或改进而得到的实施方式也被包含于本发明的技术范围内。
应注意的是，在权利要求书、说明书、及附图中所示的装置、系统、程序、及方法中的动作、次序、步骤、以及阶段等的各种处理的实际顺序，如果没有特别明示“在......之前”、“先于......”等，或者除非在后面的处理中使用前面的处理的输出，则可以以任意的顺序来实现。关于权利要求书、说明书、及附图中的动作流程，为了方便虽然使用了“首先”、“其次”等进行说明，但是并不意味着必须以这样的顺序来实施。
附图标记说明
110半导体基板，120底板基板，122第1主面，124第2主面，140晶种，160高电阻层，180化合物半导体，210半导体基板，250阻挡层，256开口，302表面，304背面，310半导体基板，320GOI基板，322基板，324电介质，326SixGe1-x结晶层，410半导体基板，460分离部，480化合物半导体，500电子器件，510半导体基板，520底板基板，522第1主面，524第2主面，554阻挡层，556开口，562晶种，564高电阻层，566化合物半导体，567化合物半导体，570第1电子元件，571阱，572源极区域，574漏极区域，576栅极电极，578栅极绝缘膜，580第2电子元件，587输入输出电极，588输入输出电极，589栅极电极，592配线，593开口，594配线，595开口，596配线，710基板，964前体层，965前体层，1010半导体基板

Claims (27)

1.一种半导体基板，其特征在于，包括：
底板基板；
设置在所述底板基板上的晶种；
设置于所述晶种上方的化合物半导体；和
设置于所述晶种和所述化合物半导体之间、具有比所述晶种大的电阻率的高电阻层，
其中，所述晶种和所述化合物半导体晶格匹配或者准晶格匹配。
2.根据权利要求1所述的半导体基板，其特征在于，
在平行于所述底板基板的主面的方向上所述化合物半导体的晶格间距离与在平行于所述主面的方向上所述晶种的晶格间距离大致相同。
3.根据权利要求1所述的半导体基板，其特征在于，
所述高电阻层与所述晶种晶格匹配或准晶格匹配，所述化合物半导体与所述高电阻层晶格匹配或准晶格匹配。
4.根据权利要求1所述的半导体基板，其特征在于，
还包括形成于所述底板基板上、阻挡所述晶种的前体生长成为晶体的阻挡层，
形成有贯通所述阻挡层直至所述底板基板的开口；
所述晶种设置于所述开口的内部。
5.根据权利要求1所述的半导体基板，其特征在于，
所述晶种包含SixGe1-x晶体，其中0≤x＜1。
6.根据权利要求1所述的半导体基板，其特征在于，
所述底板基板是Si基板、SOI基板、或GOI基板。
7.根据权利要求1所述的半导体基板，其特征在于，
所述高电阻层包含氧化物电介质。
8.根据权利要求7所述的半导体基板，其特征在于，
所述氧化物电介质是选择性地氧化所述化合物半导体的一部分而形成的。
9.根据权利要求8所述的半导体基板，其特征在于，
所述氧化物电介质是氧化包含Al的III-V族化合物半导体而形成的。
10.根据权利要求1所述的半导体基板，其特征在于，
所述高电阻层包括：包含B的III-V族化合物半导体、或者掺杂了氧的包含Al的III-V族化合物半导体。
11.根据权利要求1所述的半导体基板，其特征在于，
所述晶种是p型半导体，所述化合物半导体是n型半导体，所述高电阻层是所述化合物半导体的耗尽层。
12.根据权利要求11所述的半导体基板，其特征在于，
所述晶种是高浓度的p型Ge，所述化合物半导体是低浓度的n型AlyGa1-yAs，其中0≤y≤1。
13.根据权利要求11所述的半导体基板，其特征在于，
所述晶种是低浓度p型SiGe，所述化合物半导体是低浓度n型InzGa1-zP，其中0≤z≤1。
14.根据权利要求1所述的半导体基板，其特征在于，
通过以下方式制造：
在所述底板基板上设置所述晶种、
使与所述晶种晶格匹配或准晶格匹配的前体层晶体生长、
使与所述前体层晶格匹配或准晶格匹配的所述化合物半导体晶体生长、以及
选择性地氧化所述前体层而形成所述高电阻层。
15.根据权利要求14所述的半导体基板，其特征在于，
所述晶种包含SixGe1-x晶体，其中0≤x＜1，
所述前体层包括包含Al的III-V族化合物半导体。
16.根据权利要求1所述的半导体基板，其特征在于，
通过如下方式而制造：
在所述底板基板上形成阻挡所述晶种的前体生长成为晶体的阻挡层，
在所述阻挡层上形成贯通所述阻挡层直至所述底板基板的开口，
将所述晶种设置于所述开口内部，
使与所述晶种晶格匹配或准晶格匹配的前体层晶体生长，
使与所述前体层晶格匹配或准晶格匹配的所述化合物半导体晶体生长，以及
选择性地氧化所述前体层，形成所述高电阻层。
17.根据权利要求16所述的半导体基板，其特征在于，
通过如下方式来制造：
在所述前体层与所述开口的内壁之间形成空隙，
从与所述前体层的所述空隙接触的面导入氧、选择性地氧化所述前体层。
18.根据权利要求16所述的半导体基板，其特征在于，通过以下方式制造：
使所述前体层晶体生长使其比所述阻挡层的表面凸出；
以所述前体层为核，沿所述阻挡层使所述化合物半导体晶体生长；以及
选择性地氧化所述前体层。
19.一种电子器件，其特征在于，
包括：
底板基板，
设置于所述底板基板上的晶种，
设置于所述晶种上方的化合物半导体，
设置于所述晶种与所述化合物半导体之间、具有比所述晶种大的电阻率的高电阻层，和
形成于所述化合物半导体上的第1电子元件，
其中，所述晶种和所述化合物半导体晶格匹配或准晶格匹配。
20.根据权利要求19所述的电子器件，其特征在于，
还包括形成于所述底板基板上、阻挡所述晶种的前体生长成为晶体的阻挡层，
在所述阻挡层上形成贯通所述阻挡层直至所述底板基板的开口，
所述晶种形成于所述开口内部。
21.根据权利要求20所述的电子器件，其特征在于，
还包括形成于所述底板基板上的第2电子元件，
所述阻挡层形成于所述第2电子元件的上方。
22.根据权利要求19所述的电子器件，其特征在于，
所述高电阻层通过选择性地氧化所述化合物半导体的一部分而形成。
23.一种半导体基板制造方法，其特征在于，包括：
准备底板基板的步骤，
在所述底板基板上设置晶种的步骤，
使与所述晶种晶格匹配或准晶格匹配的前体层晶体生长的步骤，
使与所述前体层晶格匹配或准晶格匹配的所述化合物半导体晶体生长的步骤，以及
选择性地氧化所述前体层的步骤。
24.根据权利要求23所述的半导体基板的制造方法，其特征在于，
所述前体层包括包含Al的III-V族化合物半导体。
25.根据权利要求23所述的半导体基板的制造方法，其特征在于，还包括：
在所述底板基板上形成阻挡所述晶种的前体生长成为晶体的阻挡层的步骤，
在所述阻挡层上形成贯通所述阻挡层直至所述底板基板的开口的步骤，
将所述晶种设置于所述开口内部的步骤。
26.根据权利要求23所述的半导体基板的制造方法，其特征在于，
所述晶种包含SixGe1-x晶体，其中0≤x＜1，
设置所述晶种的步骤包括：
通过外延生长法使SixGe1-x晶体的前体生长成为晶体的步骤，以及
对所述SixGe1-x晶体进行退火的步骤。
27.一种半导体基板的制造方法，其特征在于，包括：
准备底板基板的步骤，
在所述底板基板上设置晶种的步骤，
设置电阻率比所述晶种大、与所述晶种晶格匹配或准晶格匹配的高电阻层的步骤，以及
使与所述高电阻层晶格匹配或准晶格匹配的化合物半导体晶体生长的步骤。
CN2009801472596A 2008-11-28 2009-11-26 半导体基板、电子器件、及半导体基板的制造方法 Pending CN102227801A (zh)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
JP2008305415 2008-11-28
JP2008-305415 2008-11-28
PCT/JP2009/006404 WO2010061616A1 (ja) 2008-11-28 2009-11-26 半導体基板、電子デバイス、および半導体基板の製造方法

Publications (1)

Publication Number Publication Date
CN102227801A true CN102227801A (zh) 2011-10-26

Family

ID=42225501

Family Applications (1)

Application Number Title Priority Date Filing Date
CN2009801472596A Pending CN102227801A (zh) 2008-11-28 2009-11-26 半导体基板、电子器件、及半导体基板的制造方法

Country Status (6)

Country Link
US (1) US8729677B2 (zh)
JP (1) JP5575462B2 (zh)
KR (1) KR20110098995A (zh)
CN (1) CN102227801A (zh)
TW (1) TW201029055A (zh)
WO (1) WO2010061616A1 (zh)

Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4614564A (en) * 1984-12-04 1986-09-30 The United States Of America As Represented By The United States Department Of Energy Process for selectively patterning epitaxial film growth on a semiconductor substrate
JPH01120013A (ja) * 1987-11-02 1989-05-12 Nippon Denso Co Ltd 半導体装置
JPH0484418A (ja) * 1990-07-27 1992-03-17 Nec Corp 異種基板上への３―ｖ族化合物半導体のヘテロエピタキシャル成長法
JPH06208963A (ja) * 1992-11-18 1994-07-26 Sumitomo Chem Co Ltd 半導体結晶基板
JPH06252046A (ja) * 1991-04-24 1994-09-09 American Teleph & Telegr Co <Att> 半導体デバイスおよびその製造方法
JPH08321444A (ja) * 1995-05-24 1996-12-03 Nippon Steel Corp 半導体基板の製造方法およびその半導体基板
JP2000223420A (ja) * 1999-01-28 2000-08-11 Kyocera Corp 半導体基板の製造方法
JP2004281869A (ja) * 2003-03-18 2004-10-07 Shigeya Narizuka 薄膜形成方法及び薄膜デバイス

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS57196542A (en) * 1981-05-28 1982-12-02 Fujitsu Ltd Semiconductor integrated circuit device and manufacture thereof
US5158907A (en) 1990-08-02 1992-10-27 At&T Bell Laboratories Method for making semiconductor devices with low dislocation defects
US5442205A (en) * 1991-04-24 1995-08-15 At&T Corp. Semiconductor heterostructure devices with strained semiconductor layers
JPH05198665A (ja) * 1992-01-23 1993-08-06 Hitachi Ltd 半導体集積回路装置の製造方法
JP3223613B2 (ja) 1992-12-21 2001-10-29 昭和電工株式会社 磁電変換素子及びその製造方法
JP2003178977A (ja) * 2001-12-12 2003-06-27 Matsushita Electric Ind Co Ltd 半導体結晶及びその製造方法

Patent Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4614564A (en) * 1984-12-04 1986-09-30 The United States Of America As Represented By The United States Department Of Energy Process for selectively patterning epitaxial film growth on a semiconductor substrate
JPH01120013A (ja) * 1987-11-02 1989-05-12 Nippon Denso Co Ltd 半導体装置
JPH0484418A (ja) * 1990-07-27 1992-03-17 Nec Corp 異種基板上への３―ｖ族化合物半導体のヘテロエピタキシャル成長法
JPH06252046A (ja) * 1991-04-24 1994-09-09 American Teleph & Telegr Co <Att> 半導体デバイスおよびその製造方法
JPH06208963A (ja) * 1992-11-18 1994-07-26 Sumitomo Chem Co Ltd 半導体結晶基板
JPH08321444A (ja) * 1995-05-24 1996-12-03 Nippon Steel Corp 半導体基板の製造方法およびその半導体基板
JP2000223420A (ja) * 1999-01-28 2000-08-11 Kyocera Corp 半導体基板の製造方法
JP2004281869A (ja) * 2003-03-18 2004-10-07 Shigeya Narizuka 薄膜形成方法及び薄膜デバイス

Also Published As

Publication number Publication date
JP5575462B2 (ja) 2014-08-20
KR20110098995A (ko) 2011-09-05
WO2010061616A1 (ja) 2010-06-03
JP2010153846A (ja) 2010-07-08
US8729677B2 (en) 2014-05-20
US20110227129A1 (en) 2011-09-22
TW201029055A (en) 2010-08-01

Similar Documents

Publication Publication Date Title
JP7059257B2 (ja) 加工基板と統合された電子パワーデバイス
US10580879B2 (en) Enhancement-mode GaN-based HEMT device on Si substrate and manufacturing method thereof
CN101896997B (zh) 半导体基板、半导体基板的制造方法及电子器件
JP5545713B2 (ja) 半導体基板、半導体基板の製造方法および電子デバイス
CN102239549B (zh) 半导体装置，半导体装置的制造方法，半导体基板，和半导体基板的制造方法
KR102592686B1 (ko) 질화 갈륨 물질 내에서의 확산에 의해 도핑된 영역을 형성하는 방법 및 시스템
CN107742644B (zh) 一种高性能常关型的GaN场效应晶体管及其制备方法
CN104022148A (zh) 具有AlSiN钝化层的异质结构功率晶体管
KR20110065444A (ko) 반도체 기판, 전자 디바이스 및 반도체 기판의 제조 방법
CN111566827A (zh) 利用工程化衬底结构实施的功率器件和rf器件
JP2021506116A (ja) 加工基板上の集積デバイスのためのシステムおよび方法
US8823141B2 (en) Semiconductor wafer, method of producing semiconductor wafer, electronic device, and method of producing electronic device
US20160190292A1 (en) Bipolar transistor with extrinsic base region and methods of fabrication
KR20110081803A (ko) 반도체 기판, 전자 디바이스 및 반도체 기판의 제조 방법
EP0180457B1 (en) Semiconductor integrated circuit device and method for producing same
CN102222690B (zh) 氮化物系半导体晶片以及氮化物系半导体装置
CN109659362A (zh) 一种基于氮化镓功率hemt结构低欧姆接触电阻的结构及其制作方法
CN109585544A (zh) 一种基于氮化镓增强型hemt器件低电阻欧姆接触的结构及其制作方法
CN112635323B (zh) 一种SiC基异质集成氮化镓薄膜与HEMT器件的制备方法
CN102227801A (zh) 半导体基板、电子器件、及半导体基板的制造方法
KR101375685B1 (ko) 질화물 반도체 소자 및 그 제조 방법
CN104218025B (zh) 半导体结构及其形成方法
CN115346872A (zh) 一种氮化物半导体功率器件的芯片制造方法
JPS5891631A (ja) 半導体装置
CN115621310A (zh) 半导体装置以及其制作方法

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C02 Deemed withdrawal of patent application after publication (patent law 2001)
WD01 Invention patent application deemed withdrawn after publication

Application publication date: 20111026