JPS634952B2 - - Google Patents
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- JPS634952B2 JPS634952B2 JP17328782A JP17328782A JPS634952B2 JP S634952 B2 JPS634952 B2 JP S634952B2 JP 17328782 A JP17328782 A JP 17328782A JP 17328782 A JP17328782 A JP 17328782A JP S634952 B2 JPS634952 B2 JP S634952B2
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
- H01L21/8252—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using III-V technology
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- Engineering & Computer Science (AREA)
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- Power Engineering (AREA)
- Element Separation (AREA)
- Junction Field-Effect Transistors (AREA)
Description
【発明の詳細な説明】
この発明は、IC層を２層以上積層して構成さ
れる積層化合物半導体集積回路に関する。
れる積層化合物半導体集積回路に関する。
微細加工技術の進展に伴ない集積回路の高密度
化は加速度的に進展した。しかしながら、二次元
的な集積度増大の方向には限界が見えはじめてい
る。この壁を破る技術として、IC層を多層積層
し層内、層間配線を行う三次元IC技術が有望で
ある。三次元ICをどのような構造および製造技
術で実現するかについては現状では模索段階であ
り、多くの技術的に困難な問題をかゝえている。
たとえば第１層と第２層を電気的に分離しなけれ
ばならないが、この分離に、現在ICで用いられ
ているSiO2膜などのアモルフアス絶縁膜を用い
るとすると、アモルフアス膜上に半導体単結晶を
育成する技術が必要となる。しかしながら、アモ
ルフアス膜上に単結晶を育成することは技術的に
極めて困難であり、現在の技術水準ではウエハー
全面に単結晶層を得ることは難しく、該結晶層の
モビリテイーはバルクに比べて1/2以下と小さい。
化は加速度的に進展した。しかしながら、二次元
的な集積度増大の方向には限界が見えはじめてい
る。この壁を破る技術として、IC層を多層積層
し層内、層間配線を行う三次元IC技術が有望で
ある。三次元ICをどのような構造および製造技
術で実現するかについては現状では模索段階であ
り、多くの技術的に困難な問題をかゝえている。
たとえば第１層と第２層を電気的に分離しなけれ
ばならないが、この分離に、現在ICで用いられ
ているSiO2膜などのアモルフアス絶縁膜を用い
るとすると、アモルフアス膜上に半導体単結晶を
育成する技術が必要となる。しかしながら、アモ
ルフアス膜上に単結晶を育成することは技術的に
極めて困難であり、現在の技術水準ではウエハー
全面に単結晶層を得ることは難しく、該結晶層の
モビリテイーはバルクに比べて1/2以下と小さい。
化合物半導体ICにおいては、層間分離絶縁層
として半絶縁性化合物エピタキシヤル層を用いる
ことが考えられる。しかしその方法は、半絶縁性
化合物半導体のエピタキシヤル成長が容易でなく
技術的に未確立であること、半絶縁層形成のため
にドープされるCrなどの不純物が熱的に動きや
すいこと、さらには半絶縁性基板を通した上下配
線の技術が容易でないといつた技術上の困難性が
あつた。
として半絶縁性化合物エピタキシヤル層を用いる
ことが考えられる。しかしその方法は、半絶縁性
化合物半導体のエピタキシヤル成長が容易でなく
技術的に未確立であること、半絶縁層形成のため
にドープされるCrなどの不純物が熱的に動きや
すいこと、さらには半絶縁性基板を通した上下配
線の技術が容易でないといつた技術上の困難性が
あつた。
この発明は、化合物半導体IC複数層間の分離
に高純度化合物半導体層を用い、その中にメツシ
ユ状の高融点シヨツトキーメタルを埋め込み、そ
の電位を調整することにより層間分離および層間
接続を行うことを特徴とし、その目的は現在確立
されている技術により積層化合物半導体集積回路
を容易に実現することにある。
に高純度化合物半導体層を用い、その中にメツシ
ユ状の高融点シヨツトキーメタルを埋め込み、そ
の電位を調整することにより層間分離および層間
接続を行うことを特徴とし、その目的は現在確立
されている技術により積層化合物半導体集積回路
を容易に実現することにある。
以下この発明の実施例を図面を参照して説明す
る。第１図はこの発明の第１の実施例を示す図で
ある。この図において、１１は半絶縁性GaAs単
結晶基板（半絶縁性化合物半導体基板）であり、
その表面部内には、約0.1μm厚、１×1017／cm2の
キヤリア濃度を有するＮ型GaAs単結晶層１２が
選択的に形成される。このＮ型GaAs単結晶層１
２はFETの能動層として用いられる。また、基
板１１の表面上にはシヨツトキー電極１３と、オ
ーミツク電極および配線１４が選択的に形成され
る。ここで、シヨツトキー電極１３にはタングス
テンなどの高融点金属が、またオーミツク電極お
よび配線１４にはGeが用いられる。なお、Geと
GaAsは熱膨張係数および格子定数が極めて良く
一致する。したがつて、GeはGaAs上にエピタキ
シヤル成長させたものを用いるのが望ましい。
る。第１図はこの発明の第１の実施例を示す図で
ある。この図において、１１は半絶縁性GaAs単
結晶基板（半絶縁性化合物半導体基板）であり、
その表面部内には、約0.1μm厚、１×1017／cm2の
キヤリア濃度を有するＮ型GaAs単結晶層１２が
選択的に形成される。このＮ型GaAs単結晶層１
２はFETの能動層として用いられる。また、基
板１１の表面上にはシヨツトキー電極１３と、オ
ーミツク電極および配線１４が選択的に形成され
る。ここで、シヨツトキー電極１３にはタングス
テンなどの高融点金属が、またオーミツク電極お
よび配線１４にはGeが用いられる。なお、Geと
GaAsは熱膨張係数および格子定数が極めて良く
一致する。したがつて、GeはGaAs上にエピタキ
シヤル成長させたものを用いるのが望ましい。
このようにして第１層のICを構成するための
Ｎ型GaAs単結晶層１２などを形成した半絶縁性
GaAs単結晶基板１１上には、１×1014／cm2のキ
ヤリア濃度を有する高純度GaAs単結晶層（高純
度化合物半導体層）１５が配置される。この高純
度GaAs単結晶層１５は厚みを1μm程度とし、表
面には、半絶縁性GaAs単結晶基板１１の場合と
全く同様に第２層のICを構成するためのＮ型
GaAs単結晶層１６、シヨツトキー電極１７、オ
ーミツク電極および配線１８が形成される。
Ｎ型GaAs単結晶層１２などを形成した半絶縁性
GaAs単結晶基板１１上には、１×1014／cm2のキ
ヤリア濃度を有する高純度GaAs単結晶層（高純
度化合物半導体層）１５が配置される。この高純
度GaAs単結晶層１５は厚みを1μm程度とし、表
面には、半絶縁性GaAs単結晶基板１１の場合と
全く同様に第２層のICを構成するためのＮ型
GaAs単結晶層１６、シヨツトキー電極１７、オ
ーミツク電極および配線１８が形成される。
また、高純度GaAs単結晶層１５の厚さ方向中
央部にはタングステンメツシユ層（メツシユ状の
高融点シヨツトキーメタル）１９が埋め込まれ
る。このタングステンメツシユ層１９はメツシユ
の幅および間隔が1μm以下とされる。また、タン
グステンメツシユ層１９はチツプ内の１ケ所にお
いてウエハー表面に配線により取出されて零電位
（アース電位）に接続される。なお、タングステ
ンは高純度GaAs単結晶層１５に対してシヨツト
キー特性を有する。
央部にはタングステンメツシユ層（メツシユ状の
高融点シヨツトキーメタル）１９が埋め込まれ
る。このタングステンメツシユ層１９はメツシユ
の幅および間隔が1μm以下とされる。また、タン
グステンメツシユ層１９はチツプ内の１ケ所にお
いてウエハー表面に配線により取出されて零電位
（アース電位）に接続される。なお、タングステ
ンは高純度GaAs単結晶層１５に対してシヨツト
キー特性を有する。
このように構成された第１の実施例において
は、高純度GaAs単結晶層１５に埋め込まれたタ
ングステンメツシユ層１９が零電位に接続される
ことにより高純度GaAs単結晶層１５に空乏層が
生じるが、零電位のビルトインボテンシヤルによ
る空乏層の広がりは1μm以上あるので高純度
GaAs単結晶層１５は第１図に斜線を施して示す
ように完全に空乏化する。したがつて、高純度
GaAs単結晶層１５が上下IC層の分離層となり、
この分離層により上下IC層が完全に分離される。
は、高純度GaAs単結晶層１５に埋め込まれたタ
ングステンメツシユ層１９が零電位に接続される
ことにより高純度GaAs単結晶層１５に空乏層が
生じるが、零電位のビルトインボテンシヤルによ
る空乏層の広がりは1μm以上あるので高純度
GaAs単結晶層１５は第１図に斜線を施して示す
ように完全に空乏化する。したがつて、高純度
GaAs単結晶層１５が上下IC層の分離層となり、
この分離層により上下IC層が完全に分離される。
第１図に示すこの発明の第１の実施例の構造
は、第２図に示す製造工程により具体的に実現で
きる。
は、第２図に示す製造工程により具体的に実現で
きる。
まず、半絶縁性GaAs単結晶基板１１を用意
し、その基板１１の表面部内にイオン注入により
Ｎ型GaAs単結晶層１２を選択的に形成する。次
に、半絶縁性GaAs単結晶基板１１の表面上に同
じく選択的に、タンステンからなるシヨツトキー
電極１３と、Geからなるオーミツク電極および
配線１４を形成する。（第２図Ａ参照） しかる後、シヨツトキー電極１３などを有する
半絶縁性GaAs単結晶基板１１上に、MO―CVD
（Metal―organic Chemical Vapor Deposition）
またはMBE（Molecular Beam Epitaxial）法に
より600℃程度以下の温度で高純度GaAs単結晶
層１５1を0.4〜0.5μm程度堆積させる。この場合、
シヨツトキー電極１３と、オーミツク電極および
配線１４が共に１〜2μ程度の幅であるから、こ
れらの上に、GaAsの水平方向のエピタキシヤル
成長を利用してGaAs単結晶層を堆積させること
ができる。また、オーミツク電極および配線１４
が前述のようにGeである場合は、Geの格子定数
がGaAsのそれと一致しているため、そのGeが
GaAs単結晶基板１１上にエピタキシヤル成長し
たものであれば、そのGe（オーミツク電極および
配線１４）上に直接GaAsがエピタキシヤル成長
されるようになり、この工程は更に容易となる。
なお、シヨツトキー電極１３と、オーミツク電極
および配線１４の材料には、高純度GaAs単結晶
層１５1のエピタキシヤル成長温度において特性
の変化しないものを選定することが重要である。
タングステンやGeは、これを満足している。次
に、高純度GaAs単結晶層１５1上にタングステン
メツシユ層１９を形成する。（第２図Ｂ参照） しかる後、タングステンメツシユ層１９を有す
る高純度GaAs単結晶層１５1上にさらに0.4〜
0.5μm厚の高純度GaAs単結晶層１５2をエピタキ
シヤル成長させる。そして、その高純度GaAs単
結晶層１５2の表面部内にイオン注入によりＮ型
GaAs単結晶層１６を形成するとともに、表面上
に、シヨツトキー電極１７と、オーミツク電極お
よび配線１８を形成する。（第２図Ｃ参照） 以上により第１図のこの発明の第１の実施例の
構造が実現される。
し、その基板１１の表面部内にイオン注入により
Ｎ型GaAs単結晶層１２を選択的に形成する。次
に、半絶縁性GaAs単結晶基板１１の表面上に同
じく選択的に、タンステンからなるシヨツトキー
電極１３と、Geからなるオーミツク電極および
配線１４を形成する。（第２図Ａ参照） しかる後、シヨツトキー電極１３などを有する
半絶縁性GaAs単結晶基板１１上に、MO―CVD
（Metal―organic Chemical Vapor Deposition）
またはMBE（Molecular Beam Epitaxial）法に
より600℃程度以下の温度で高純度GaAs単結晶
層１５1を0.4〜0.5μm程度堆積させる。この場合、
シヨツトキー電極１３と、オーミツク電極および
配線１４が共に１〜2μ程度の幅であるから、こ
れらの上に、GaAsの水平方向のエピタキシヤル
成長を利用してGaAs単結晶層を堆積させること
ができる。また、オーミツク電極および配線１４
が前述のようにGeである場合は、Geの格子定数
がGaAsのそれと一致しているため、そのGeが
GaAs単結晶基板１１上にエピタキシヤル成長し
たものであれば、そのGe（オーミツク電極および
配線１４）上に直接GaAsがエピタキシヤル成長
されるようになり、この工程は更に容易となる。
なお、シヨツトキー電極１３と、オーミツク電極
および配線１４の材料には、高純度GaAs単結晶
層１５1のエピタキシヤル成長温度において特性
の変化しないものを選定することが重要である。
タングステンやGeは、これを満足している。次
に、高純度GaAs単結晶層１５1上にタングステン
メツシユ層１９を形成する。（第２図Ｂ参照） しかる後、タングステンメツシユ層１９を有す
る高純度GaAs単結晶層１５1上にさらに0.4〜
0.5μm厚の高純度GaAs単結晶層１５2をエピタキ
シヤル成長させる。そして、その高純度GaAs単
結晶層１５2の表面部内にイオン注入によりＮ型
GaAs単結晶層１６を形成するとともに、表面上
に、シヨツトキー電極１７と、オーミツク電極お
よび配線１８を形成する。（第２図Ｃ参照） 以上により第１図のこの発明の第１の実施例の
構造が実現される。
そして、以上のようなこの発明の第１の実施例
によれば次のような効果を有する。
によれば次のような効果を有する。
(1) 現在の技術水準で容易に得られる１×1014cm
-3程度の高純度GaAs単結晶層１５を分離層と
して用いているため実現が容易である。
-3程度の高純度GaAs単結晶層１５を分離層と
して用いているため実現が容易である。
(2) 高純度GaAs単結晶層１５中にはCrを不純物
として含まないため熱による素子特性の変化が
極めて小さい。
として含まないため熱による素子特性の変化が
極めて小さい。
(3) すべてGaAsを基材として層構成を行つてい
るため、格子不整合による歪発生、熱膨張係数
のミスマツチによる応力歪の発生、そりなどが
小さい。
るため、格子不整合による歪発生、熱膨張係数
のミスマツチによる応力歪の発生、そりなどが
小さい。
(4) タングステンメツシユ層１９はアースされて
いるため、第１層ICと第２層ICに流れる信号
をシールドできる。
いるため、第１層ICと第２層ICに流れる信号
をシールドできる。
第３図はこの発明の第２の実施例を示す図であ
る。この第２の実施例においては、第１の実施例
と同様に配置したタングステンメツシユ層１９の
うち、上下に対向した一対のＮ型GaAs単結晶層
１６1，１２1の部分をあらかじめ除去する。これ
は、タングステンメツシユ層１９をホトリソで形
成する時のマスクパターンにより容易に実現でき
る。
る。この第２の実施例においては、第１の実施例
と同様に配置したタングステンメツシユ層１９の
うち、上下に対向した一対のＮ型GaAs単結晶層
１６1，１２1の部分をあらかじめ除去する。これ
は、タングステンメツシユ層１９をホトリソで形
成する時のマスクパターンにより容易に実現でき
る。
この第２の実施例において、タングステンメツ
シユ層１９は第１の実施例と同様に零電位である
ため、空乏層２０は第３図斜線部のように広が
る。しかし、タングステンメツシユ層１９の欠落
した部分２１は空乏領域でないため、上下に対向
したＮ型GaAs単結晶層１６1，１２1は導通状態
となり、このことにより上下配線（層間接続）を
実現できる。また、欠落した部分２１に対応する
非空乏領域には空乏領域（空乏層２０）よりはき
出されたキヤリアが蓄積されるため、導通抵抗が
更に小さくなる。
シユ層１９は第１の実施例と同様に零電位である
ため、空乏層２０は第３図斜線部のように広が
る。しかし、タングステンメツシユ層１９の欠落
した部分２１は空乏領域でないため、上下に対向
したＮ型GaAs単結晶層１６1，１２1は導通状態
となり、このことにより上下配線（層間接続）を
実現できる。また、欠落した部分２１に対応する
非空乏領域には空乏領域（空乏層２０）よりはき
出されたキヤリアが蓄積されるため、導通抵抗が
更に小さくなる。
したがつて、第２の実施例においては、第１の
実施例と同様の効果を有すると同時に、更にタン
グステンメツシユ層１９を部分的に除去するのみ
で上下配線を行えるため、上下配線のためのスル
ーホール穴開け、電極埋め込みといつた困難な工
程を必要としないという効果を有する。
実施例と同様の効果を有すると同時に、更にタン
グステンメツシユ層１９を部分的に除去するのみ
で上下配線を行えるため、上下配線のためのスル
ーホール穴開け、電極埋め込みといつた困難な工
程を必要としないという効果を有する。
第４図はこの発明の第３の実施例を示す図であ
る。この第３の実施例においては、上下に対向し
た一対のＮ型GaAs単結晶層１６1，１２1の部分
のタングステンメツシユ層１９2を他のタングス
テンメツシユ層１９1と不接続の状態で形成して、
そのタングステンメツシユ層１９2をスルーホー
ル電極により表面電極２２に接続する。
る。この第３の実施例においては、上下に対向し
た一対のＮ型GaAs単結晶層１６1，１２1の部分
のタングステンメツシユ層１９2を他のタングス
テンメツシユ層１９1と不接続の状態で形成して、
そのタングステンメツシユ層１９2をスルーホー
ル電極により表面電極２２に接続する。
この第３の実施例においては、タングステンメ
ツシユ層１９2の電位を任意に指定できるため、
これをゲートとした縦型FETがＮ型GaAs単結晶
層１６1，１２1間で構成される。そして、タング
ステンメツシユ層１９2がOVの時にFETがオフ
状態となる一方、タングステンメツシユ層１９2
に順バイアスをかけるとFETがオン状態となり
上部Ｎ型GaAs単結晶層１６1と下部Ｎ型GaAs単
結晶層１２1は導通状態となり、スイツチ機能を
有した上下配線を実現できる。この時、他のタン
グステンメツシユ層１９1は常にアース電位にあ
り、その部分の高純度GaAs単結晶層１５は空乏
状態となり上下のアイソレーシヨンは維持された
ままである。
ツシユ層１９2の電位を任意に指定できるため、
これをゲートとした縦型FETがＮ型GaAs単結晶
層１６1，１２1間で構成される。そして、タング
ステンメツシユ層１９2がOVの時にFETがオフ
状態となる一方、タングステンメツシユ層１９2
に順バイアスをかけるとFETがオン状態となり
上部Ｎ型GaAs単結晶層１６1と下部Ｎ型GaAs単
結晶層１２1は導通状態となり、スイツチ機能を
有した上下配線を実現できる。この時、他のタン
グステンメツシユ層１９1は常にアース電位にあ
り、その部分の高純度GaAs単結晶層１５は空乏
状態となり上下のアイソレーシヨンは維持された
ままである。
ゆえに、第３の実施例では、第１の実施例と同
様な効果を有すると同時に、スイツチ機能をもつ
上下配線を実現できる。また、この構造のFET
は極めて高速に動作することが知られており、高
速の上下配線を実現できる。
様な効果を有すると同時に、スイツチ機能をもつ
上下配線を実現できる。また、この構造のFET
は極めて高速に動作することが知られており、高
速の上下配線を実現できる。
なお、以上の第１、第２、第３の実施例におい
ては、２層構成の場合について述べたが、このよ
うな構成を何回も繰り返えすことにより多層構造
が実現できることは前記説明内容からも明らかで
ある。
ては、２層構成の場合について述べたが、このよ
うな構成を何回も繰り返えすことにより多層構造
が実現できることは前記説明内容からも明らかで
ある。
また、第１ないし第３の実施例においては
GaAsを材料として説明したが、その他InP、
InGaAsなどの化合物半導体においてもこの発明
は同様に実施できる。
GaAsを材料として説明したが、その他InP、
InGaAsなどの化合物半導体においてもこの発明
は同様に実施できる。
以上詳述したようにこの発明の積層化合物半導
体集積回路によれば、現在確立されている技術を
用いて容易に実現でき、さらに層間分離の外に、
層間接続、しかもスイツチ機能を有する層間接続
を容易に実現でき、熱による素子特性の変化も極
めて小さくできる。
体集積回路によれば、現在確立されている技術を
用いて容易に実現でき、さらに層間分離の外に、
層間接続、しかもスイツチ機能を有する層間接続
を容易に実現でき、熱による素子特性の変化も極
めて小さくできる。
第１図はこの発明の積層化合物半導体半積回路
の第１の実施例を示す断面図、第２図は第１の実
施例の構造を具体的に実現するための製造工程を
示す断面図、第３図および第４図はこの発明の第
２、第３の実施例を示す断面図である。 １１…半絶縁性GaAs単結晶基板、１２，１２
１，１６，１６1…Ｎ型GaAs単結晶層、１３，１
７…シヨツトキー電極、１４，１８…オーミツク
電極および配線、１５，１５1，１５2…高純度
GaAs単結晶層、１９，１９1，１９2…タングス
テンメツシユ層、２１…タングステンメツシユ層
の欠落した部分。
の第１の実施例を示す断面図、第２図は第１の実
施例の構造を具体的に実現するための製造工程を
示す断面図、第３図および第４図はこの発明の第
２、第３の実施例を示す断面図である。 １１…半絶縁性GaAs単結晶基板、１２，１２
１，１６，１６1…Ｎ型GaAs単結晶層、１３，１
７…シヨツトキー電極、１４，１８…オーミツク
電極および配線、１５，１５1，１５2…高純度
GaAs単結晶層、１９，１９1，１９2…タングス
テンメツシユ層、２１…タングステンメツシユ層
の欠落した部分。
Claims (1)
- 【特許請求の範囲】 １ 半絶縁性化合物半導体基板上に形成された集
積回路上に、表面に集積回路を形成した高純度の
化合物半導体層を少なくとも一層配置し、その高
純度化合物半導体層の厚さ方向中央部にメツシユ
状の高融点シヨツトキーメタルを埋め込み、その
高融点シヨツトキーメタルを所定の電位に接続
し、高純度化合物半導体層の少なくとも一部を空
乏化することにより、上下の集積回路を電気的に
分離することを特徴とする積層化合物半導体集積
回路。 ２ メツシユ状の高融点シヨツトキーメタルの一
部を欠落させることにより、欠落部分により上下
の集積回路の層間接続を行つたことを特徴とする
特許請求の範囲第１項記載の積層化合物半導体集
積回路。 ３ メツシユ状の高融点シヨツトキーメタルを複
数の部分に電気的に分離し、各々を独立に任意の
電位に設定することにより、上下の集積回路の電
気的分離、層間接続、スイツチ機能を有した層間
配線を行うことを特徴とする特許請求の範囲第１
項記載の積層化合物半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17328782A JPS5963753A (ja) | 1982-10-04 | 1982-10-04 | 積層化合物半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17328782A JPS5963753A (ja) | 1982-10-04 | 1982-10-04 | 積層化合物半導体集積回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5963753A JPS5963753A (ja) | 1984-04-11 |
| JPS634952B2 true JPS634952B2 (ja) | 1988-02-01 |
Family
ID=15957647
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP17328782A Granted JPS5963753A (ja) | 1982-10-04 | 1982-10-04 | 積層化合物半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5963753A (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6213063A (ja) * | 1985-07-11 | 1987-01-21 | Nec Corp | 化合物半導体多層集積回路 |
| US4953000A (en) * | 1987-11-14 | 1990-08-28 | Canon Kabushiki Kaisha | Semiconductor device |
-
1982
- 1982-10-04 JP JP17328782A patent/JPS5963753A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5963753A (ja) | 1984-04-11 |
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