JPS5963753A - 積層化合物半導体集積回路 - Google Patents
積層化合物半導体集積回路Info
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- JPS5963753A JPS5963753A JP17328782A JP17328782A JPS5963753A JP S5963753 A JPS5963753 A JP S5963753A JP 17328782 A JP17328782 A JP 17328782A JP 17328782 A JP17328782 A JP 17328782A JP S5963753 A JPS5963753 A JP S5963753A
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- mesh
- gaas
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- single crystal
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
- H01L21/8252—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using III-V technology
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
この発明は、ＩＣ＠ｔ−２＠以上積層して構成さｎる積
層化合物半導体集積回路に関する。
層化合物半導体集積回路に関する。
微細加工技術の進展に伴ない集積回路の高密匠化は加迎
度的に進展した。しかしながら、二次元的な集積度増大
の方図にに限界が見えはじめて−る。この壁會破る技術
として、ＩＣ１ｍ’ｉ多層積シし１儂内、喘＠配騙を行
う三冬元ＩＣ技術が照屋である。三次元ＩＣｔ−どのよ
うな溝−ａおよび製造技術で実現するかにっ匹ては現状
では模索段階でめハ多ぐの技術的に困難な問題をか＼え
てｉる。
度的に進展した。しかしながら、二次元的な集積度増大
の方図にに限界が見えはじめて−る。この壁會破る技術
として、ＩＣ１ｍ’ｉ多層積シし１儂内、喘＠配騙を行
う三冬元ＩＣ技術が照屋である。三次元ＩＣｔ−どのよ
うな溝−ａおよび製造技術で実現するかにっ匹ては現状
では模索段階でめハ多ぐの技術的に困難な問題をか＼え
てｉる。
たとえば第１７−と第２鳩金電気的に分離しなければな
らないが、この分離に、現在ＩＣで用＾らｎているＳ
ｉ Ｏｓ膜などのアモルファス絶縁膜ヲ用匹るとすると
、アモルファス膜上に半４本単結晶をＶｊ成する技術が
必要となる。しがしながら、アモルファス膜上に単結Ｉ
ＩＩを育成することは技術的に溪めて困峻であり、現在
の技術水準ではウェハー全面に単結晶１曽’に得ること
は婦しく、該結＆１鰺のモビリティ−はバルクに比べて
ｌ／２以下と小さい。
らないが、この分離に、現在ＩＣで用＾らｎているＳ
ｉ Ｏｓ膜などのアモルファス絶縁膜ヲ用匹るとすると
、アモルファス膜上に半４本単結晶をＶｊ成する技術が
必要となる。しがしながら、アモルファス膜上に単結Ｉ
ＩＩを育成することは技術的に溪めて困峻であり、現在
の技術水準ではウェハー全面に単結晶１曽’に得ること
は婦しく、該結＆１鰺のモビリティ−はバルクに比べて
ｌ／２以下と小さい。
化合＠半導体ＩＣにおｉては、Ｉ−間分離絶縁層として
半絶縁性化合物エビタキンヤルｔ〜を用−ることが考え
ら几る。しかしその方法は、半絶縁性化合物半導体のエ
ピタキシャル成長が容易でなく技’＋Ｗｉ的に未確立で
あること、半絶縁層形成のためにドープされ′るＣｒな
どの不純物が熱的に動きやすいこと、さらには半絶縁性
基＆全通した上下配線の技術が容易でないといった技術
上の困難性があった。
半絶縁性化合物エビタキンヤルｔ〜を用−ることが考え
ら几る。しかしその方法は、半絶縁性化合物半導体のエ
ピタキシャル成長が容易でなく技’＋Ｗｉ的に未確立で
あること、半絶縁層形成のためにドープされ′るＣｒな
どの不純物が熱的に動きやすいこと、さらには半絶縁性
基＆全通した上下配線の技術が容易でないといった技術
上の困難性があった。
この発明は、化＠−物物心導体ＩＣ複数層間分離に高純
度化合物半導体１台を用い、その中にメツシュ状の高融
点ショットキーメタル’６２め込み、その′電位をＮ１
４差することにより層間分離および層間接続を行うこと
を特徴とし、その目的（２現在確立されている技術によ
シ植Ｉψ化合物半辱陣集積回路ｔ−８易に婁現すること
にある。
度化合物半導体１台を用い、その中にメツシュ状の高融
点ショットキーメタル’６２め込み、その′電位をＮ１
４差することにより層間分離および層間接続を行うこと
を特徴とし、その目的（２現在確立されている技術によ
シ植Ｉψ化合物半辱陣集積回路ｔ−８易に婁現すること
にある。
以下この発明の実施例を図面を参照して貌明する。記１
図にこの発明の第１の実施例を示す図である。この図に
おいて、１１は半絶縁性ＧａＡｌｊＩＬ１濱晶Ｍ；板（
半絶縁性化合物半導体基板）であり。
図にこの発明の第１の実施例を示す図である。この図に
おいて、１１は半絶縁性ＧａＡｌｊＩＬ１濱晶Ｍ；板（
半絶縁性化合物半導体基板）であり。
その表面部内に扛、約０−ｉ ／’ｍ Ｎ、ｈ ｉ ×
ｉ ０”／ｃＩＩのΦヤリアーｔＷを有するＮ型ｃａａ
ａ単結晶−１２が選択的に形成される、このＮ型ＧａＡ
ｓ単結晶１錯１２はＦＥＴの能動１ジとして用いらｎる
、また。
ｉ ０”／ｃＩＩのΦヤリアーｔＷを有するＮ型ｃａａ
ａ単結晶−１２が選択的に形成される、このＮ型ＧａＡ
ｓ単結晶１錯１２はＦＥＴの能動１ジとして用いらｎる
、また。
基数１１の表面上に昏ニジヨツトキー耳極１３と。
オーミック電極および配線１４が選択的に形成されるｔ
、ｃこで、ショットキーｌ江極１３に扛タングステνな
どの高融点金用が、またオーミック逓極シよび配［１４
にＩａ、Ｇｅが用いられる。なお、 Ｇ。
、ｃこで、ショットキーｌ江極１３に扛タングステνな
どの高融点金用が、またオーミック逓極シよび配［１４
にＩａ、Ｇｅが用いられる。なお、 Ｇ。
とＧａＡｓ Ｊｒ、熱膨張係数および格子定数が極めて
良く一致する。したがって、 ＧｏはＧａＡｇ上にエピ
タキシャル成長させたもの金柑いるのが望ましい。
良く一致する。したがって、 ＧｏはＧａＡｇ上にエピ
タキシャル成長させたもの金柑いるのが望ましい。
このようにして第１１ＪのＩＣをＩＫ成するためのＮ
ｍ ＧａＡｓ単結晶−１２などを形成した半絶縁性Ｇａ
Ａｓ単結晶基板１１上には、ｌＸ１０１４／ｄのキャリ
ア一度を有する高純［ＱａＡｓ単結晶単結晶線度化合物
半導体１の）１５が配置さｎる。この品縄肛ＧａＡｓｊ
！、Ｎｉ晶ｒ？ｂａ １５は厚みｔ１μｍｎ程度とし１
表面には、半絶縁性ＧａＡｓ単結晶基ｅｌｌの場合 と
金く同様に第２ｒｇｌｙＩのＩＣｔ４ｉ１成するための
Ｎ型ＧａＡａ単結晶層１６．ショット中−電極１７．オ
ーミック電極および配線１８が形成される。
ｍ ＧａＡｓ単結晶−１２などを形成した半絶縁性Ｇａ
Ａｓ単結晶基板１１上には、ｌＸ１０１４／ｄのキャリ
ア一度を有する高純［ＱａＡｓ単結晶単結晶線度化合物
半導体１の）１５が配置さｎる。この品縄肛ＧａＡｓｊ
！、Ｎｉ晶ｒ？ｂａ １５は厚みｔ１μｍｎ程度とし１
表面には、半絶縁性ＧａＡｓ単結晶基ｅｌｌの場合 と
金く同様に第２ｒｇｌｙＩのＩＣｔ４ｉ１成するための
Ｎ型ＧａＡａ単結晶層１６．ショット中−電極１７．オ
ーミック電極および配線１８が形成される。
また、ＰＪＪ紬度ＧａＡａ単結晶１ω１５の厚さ方向中
央部にはりシグステシメッシュｔ（爆（メツシュ状の高
融点ショットキーメタル）１９が埋め込まれる。
央部にはりシグステシメッシュｔ（爆（メツシュ状の高
融点ショットキーメタル）１９が埋め込まれる。
こ６タングステンメツシＬＬｌｉ１１９はメツシュの幅
および１１１隔が１μｍ 以下とされる。また、タング
ステンメツシュ層１９はチップ内の１ケ所にかいてウェ
ハー表面に配置により取出されて零電位（アース１４位
）に接１ノドされる、なお、タングステνは＾５純度Ｇ
ａＡｓ ａ、結晶層１５に崎してショットキー特性を有
する。
および１１１隔が１μｍ 以下とされる。また、タング
ステンメツシュ層１９はチップ内の１ケ所にかいてウェ
ハー表面に配置により取出されて零電位（アース１４位
）に接１ノドされる、なお、タングステνは＾５純度Ｇ
ａＡｓ ａ、結晶層１５に崎してショットキー特性を有
する。
このように４ｊｑ成された第１の実施例におｉては。
高純度ＧａＡｓ轟結晶層１５に埋め込まれたりシグスデ
ンメッシュ層１９が零電位に伊続されることにより高純
度ＧａＡｓ単結晶層１５に９乏鳴が生じるが、 ’Ｔ；
電位のビルトインボテノシャルによる空乏層の広がり
は１μｍ以上あるので高純度ＧａＡｓ単結晶吻１５は第
１図に斜鯉を施して示すように完全に９乏化する。した
がって、高純度ＧａＡｌ単結晶＋１１５が上下ＩＣ＃の
分離−となり、この分離層により上ＴｉＣ層が完全′に
分離さｎる。
ンメッシュ層１９が零電位に伊続されることにより高純
度ＧａＡｓ単結晶層１５に９乏鳴が生じるが、 ’Ｔ；
電位のビルトインボテノシャルによる空乏層の広がり
は１μｍ以上あるので高純度ＧａＡｓ単結晶吻１５は第
１図に斜鯉を施して示すように完全に９乏化する。した
がって、高純度ＧａＡｌ単結晶＋１１５が上下ＩＣ＃の
分離−となり、この分離層により上ＴｉＣ層が完全′に
分離さｎる。
１１１図に示すこの発明の第１の実施例の構造は。
＠２図に示す農造工程により具陣的に実現できる。
まず半絶縁性ＧａＡｓ単結晶基板１ｉｔ−用意し。
（０基板１１の表面部内にづオシ注入によりＮ型＆ａＳ
単結晶層１２を選択的に形成する、次に。
単結晶層１２を選択的に形成する、次に。
−半絶縁性ＧａＡｓ単結晶基板１１の、底面上に向じ〈
選択的に、りνグステノからなるショットΦ−電極１３
と、Ｇ・からなるオーミック電極および配線１４を形成
する。（＠２図（２）参照）しかる後、ショットキー電
極１３などを有する半絶縁ａＧａＡｓ単結晶ａｌｔ １
１ 上に、、 ＭＯ−ＣＶＤ（Ｍｅｔａｌ−ｏｒｇａｎ
ｉｃ Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔ
ｉｏｎ）またはＭ Ｂ Ｐｉ： （Ｍｏｌｅｅｕｌａｒ
Ｂｓｓａｍ Ｅｐ １ｔａｘｔａｌ ）法によｌ ６
０００程度以下の温度で高純度ＧａＡｓ単結晶喘１５１
ｔ−０，４〜ＯａＳ Ａｍ 程・度堆積させる。仁の場
合、ショットキー電極１３と、オーζツク電極および配
線１４が共に１〜２μ程度の幅であるから、こｎらの上
に、ＧａＡｌの水平方向のエピタキシャル成長を利用し
てＧａＡｓ単結晶１１ｔ−堆積させることができるｎま
た。オーミック電極および配線１４が前述のようにＧｏ
である場合は、Ｇ・の格子定数がＧａＡｓのそれと一紋
して匹るため、七のＧ・がＧａＡＩＢ単帖晶基＆１１上
にエピタキシャル成長したものであれば、そのＧｅ （
オーミック電極および配ｍ１４珪に直ｍＧａＡｓがエピ
タキシャル成長されるようになり、この工程は史に′４
Ｊｔ４となる。
選択的に、りνグステノからなるショットΦ−電極１３
と、Ｇ・からなるオーミック電極および配線１４を形成
する。（＠２図（２）参照）しかる後、ショットキー電
極１３などを有する半絶縁ａＧａＡｓ単結晶ａｌｔ １
１ 上に、、 ＭＯ−ＣＶＤ（Ｍｅｔａｌ−ｏｒｇａｎ
ｉｃ Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔ
ｉｏｎ）またはＭ Ｂ Ｐｉ： （Ｍｏｌｅｅｕｌａｒ
Ｂｓｓａｍ Ｅｐ １ｔａｘｔａｌ ）法によｌ ６
０００程度以下の温度で高純度ＧａＡｓ単結晶喘１５１
ｔ−０，４〜ＯａＳ Ａｍ 程・度堆積させる。仁の場
合、ショットキー電極１３と、オーζツク電極および配
線１４が共に１〜２μ程度の幅であるから、こｎらの上
に、ＧａＡｌの水平方向のエピタキシャル成長を利用し
てＧａＡｓ単結晶１１ｔ−堆積させることができるｎま
た。オーミック電極および配線１４が前述のようにＧｏ
である場合は、Ｇ・の格子定数がＧａＡｓのそれと一紋
して匹るため、七のＧ・がＧａＡＩＢ単帖晶基＆１１上
にエピタキシャル成長したものであれば、そのＧｅ （
オーミック電極および配ｍ１４珪に直ｍＧａＡｓがエピ
タキシャル成長されるようになり、この工程は史に′４
Ｊｔ４となる。
な−・訃、ショットキー電極１３と、オーミック電極卦
よひ配線１４の材料には、高純度ＧＩＬＡＩ単結晶醗１
ｓｔのエピタキシャル成長温度において特性の変化し
ないもの？Ｊ定することが淑蚤である。りνクステνや
Ｇｅは、これ會滴足している。次に。
よひ配線１４の材料には、高純度ＧＩＬＡＩ単結晶醗１
ｓｔのエピタキシャル成長温度において特性の変化し
ないもの？Ｊ定することが淑蚤である。りνクステνや
Ｇｅは、これ會滴足している。次に。
高純度ＧａＡａ堆結蟲層１５１上にりシグステンメッシ
ュ層１９ｔ−形成すゐ、（第２回出ｌ参照）しかる後、
タングステンメツシュー１９會＠する＾純［ＧａＡｓ単
結晶層１５を上にさらに０．４→、５μｍ厚の高純度Ｇ
ａＡｓ単結−に場１５ｙをエピタキシャル成長させる。
ュ層１９ｔ−形成すゐ、（第２回出ｌ参照）しかる後、
タングステンメツシュー１９會＠する＾純［ＧａＡｓ単
結晶層１５を上にさらに０．４→、５μｍ厚の高純度Ｇ
ａＡｓ単結−に場１５ｙをエピタキシャル成長させる。
そして、その高純綻ＧａＡｓ単結晶を曽１５２の狭山部
内にイオン注入によりＮ緘ＧａＡ■ｊＩＬ結晶１１１６
を形成するとともに、跣面上に、ショットキー塩＆１７
と、オーミックを極および配ａｘｓｔｔｔｉ成す；ｂ。
内にイオン注入によりＮ緘ＧａＡ■ｊＩＬ結晶１１１６
を形成するとともに、跣面上に、ショットキー塩＆１７
と、オーミックを極および配ａｘｓｔｔｔｉ成す；ｂ。
Ｃ＠２ＥＪＩＣ）ｅｍ）以上によシ第１図のこの発明の
第１の実施例の構造が寮現される。
第１の実施例の構造が寮現される。
そして１以上のようなこの発明の＠ｌの実施例によれば
次のような効果を有する。
次のような効果を有する。
（１３ｉＡ在の技術水塾で容易に得られるｌＸ１０’４
ｍ−３８度の高純度ＧａＡｓ単結晶層１５？分離吻とし
て用いているため夾現が容易である。
ｍ−３８度の高純度ＧａＡｓ単結晶層１５？分離吻とし
て用いているため夾現が容易である。
（２１品純度ＧａＡｓ単結晶−１５甲にはＣｒ を不純
り勿として含まないため熱による素子特許の変化がｉめ
て小さい。
り勿として含まないため熱による素子特許の変化がｉめ
て小さい。
（３１すべてＧａＡｓ を基材として層拶成を行つてぃ
４ため、格子不整合による歪発生、熱膨張係数のミスマ
ツチによる応力歪の発生、そりなどが小さい。
４ため、格子不整合による歪発生、熱膨張係数のミスマ
ツチによる応力歪の発生、そりなどが小さい。
（４１りシグステシメッシュｔｍ １９ 扛アースされ
てｉるため、第１−ＩＣと第２−ＩＣに流れる信号をシ
ールドできる。
てｉるため、第１−ＩＣと第２−ＩＣに流れる信号をシ
ールドできる。
第３図はこの発明の第２の実施例を示す図である。この
第２のｉｉＩ！′１ＩＦＪ例におｉては、第１の実施−
Ｊと同様に配置したタングステンメツシュ層１９のうち
、上下に対向した一対のＮ型ＧａＡｓ ＊結晶−１６１
＊ １２Ｈの部分をあらかじめ除去する。仁れは。
第２のｉｉＩ！′１ＩＦＪ例におｉては、第１の実施−
Ｊと同様に配置したタングステンメツシュ層１９のうち
、上下に対向した一対のＮ型ＧａＡｓ ＊結晶−１６１
＊ １２Ｈの部分をあらかじめ除去する。仁れは。
タングステンメツシュ層１９をホトリソで形成する時の
マスクパターンにより容易に笑現できる。
マスクパターンにより容易に笑現できる。
この第２の実施例にお−て、タングステンメツシュ＠１
９に第１の実；ｍ例と同様に零電位であるため、１乏１
８２０は第３図斜線部のように広がる。
９に第１の実；ｍ例と同様に零電位であるため、１乏１
８２０は第３図斜線部のように広がる。
しかし、タングステンメツシュ層１９の欠落した部分２
１は９乏領塚でな−ため、上下に対向したＮ ｉＭ Ｇ
ａＡｓ ｊ：ｎ、 結晶Ｉ曽１６ｔ ｅｌ ２ｓＨ導通
状態となり、このことにより上下配線（＠ｆｌＪＩ播絖
）を央洩できる。まｆｃ１欠落した部分２１に対応する
非空乏領域には空乏領域（空乏を曽２０）よりはき出さ
れた田ヤリアーがｆｊ積されるため、導通抵抗が史に小
ハ１くなる。
１は９乏領塚でな−ため、上下に対向したＮ ｉＭ Ｇ
ａＡｓ ｊ：ｎ、 結晶Ｉ曽１６ｔ ｅｌ ２ｓＨ導通
状態となり、このことにより上下配線（＠ｆｌＪＩ播絖
）を央洩できる。まｆｃ１欠落した部分２１に対応する
非空乏領域には空乏領域（空乏を曽２０）よりはき出さ
れた田ヤリアーがｆｊ積されるため、導通抵抗が史に小
ハ１くなる。
ト、、ｌしたがって、第２の実施ｎ１においては、＠ｌ
の実施例と同様の幼呆ｔ−有すると同時に、ｊ＆！にタ
ングステンメツシュ＠１９を部分的に除去するのみで上
下配線を行えるため、上下配線のためのスルーホール穴
開け、１１．極埋め込みとめった困難な工程を必要とし
なｉと匹う効果ｔ−有する。
の実施例と同様の幼呆ｔ−有すると同時に、ｊ＆！にタ
ングステンメツシュ＠１９を部分的に除去するのみで上
下配線を行えるため、上下配線のためのスルーホール穴
開け、１１．極埋め込みとめった困難な工程を必要とし
なｉと匹う効果ｔ−有する。
６Ｆ！４１Ａはこの＠別のＩ！３の実Ｍ例を示す図であ
る。この＠３の実施例におｉては、上下に対向した一対
のＮ ｍ ＧａＡｓ１単結晶１０１６ｔ 、１２１の部
分のりシグステシメッシ二１鐙１９Ｍｆ他のりシグステ
シメッシュＨ１ｊ １９１と不接続の状態で形成して、
そのりシグステシメッシニｌ−１９１をスルーポール電
極により我面１１Ｌ極２２に接続する。
る。この＠３の実施例におｉては、上下に対向した一対
のＮ ｍ ＧａＡｓ１単結晶１０１６ｔ 、１２１の部
分のりシグステシメッシ二１鐙１９Ｍｆ他のりシグステ
シメッシュＨ１ｊ １９１と不接続の状態で形成して、
そのりシグステシメッシニｌ−１９１をスルーポール電
極により我面１１Ｌ極２２に接続する。
仁の第３の実施例にかめｔ″は、タングステンメツシー
１１４１９ｍｏ竜位を任怠に指定できるため、これをゲ
ートとした縦型ＦＩＴがＮ ｍＧａＡｓ１単結晶’１１
６ｈ１２１ｆ団で構成される。そして、タングステン１
７＆３−＋＃ １ ｈ２）ｆＯＶ ｅ）時ＫＦＥ Ｔｙ
ｊＸ＃７状紗となる一万、タングステンメツシュＩＩ）
１ ｈに順バイアスｔかけるとＦＥＴがオン状態とな
り上部ＮＷＧａＡｓ４結晶場１６＊と下ＨＢ Ｎ 型Ｇ
ａＡｓ単結晶ｊｉｉＪ−１２ｔは導通状態となり、スイ
ッチ機能を有した！購下配騙を’Ｊ！現できる。この時
、他のタングステンメツシユ聯１９１は常にアース電位
にあり、その１分の高純度ＧＩＬＡＩ単結晶喘１５は空
乏状聰とな→上下のアイソレージヨシは維持されたまま
である。
１１４１９ｍｏ竜位を任怠に指定できるため、これをゲ
ートとした縦型ＦＩＴがＮ ｍＧａＡｓ１単結晶’１１
６ｈ１２１ｆ団で構成される。そして、タングステン１
７＆３−＋＃ １ ｈ２）ｆＯＶ ｅ）時ＫＦＥ Ｔｙ
ｊＸ＃７状紗となる一万、タングステンメツシュＩＩ）
１ ｈに順バイアスｔかけるとＦＥＴがオン状態とな
り上部ＮＷＧａＡｓ４結晶場１６＊と下ＨＢ Ｎ 型Ｇ
ａＡｓ単結晶ｊｉｉＪ−１２ｔは導通状態となり、スイ
ッチ機能を有した！購下配騙を’Ｊ！現できる。この時
、他のタングステンメツシユ聯１９１は常にアース電位
にあり、その１分の高純度ＧＩＬＡＩ単結晶喘１５は空
乏状聰とな→上下のアイソレージヨシは維持されたまま
である。
ゆえに、砧３の実施例では、＠ｌの実施例と同保な効果
を有すると同時に、スイッチ機能をもつ上下配線？実現
できる、また、この祷造のＦＥＴは４メめて高速に動作
することが知られており、高速の上下配線を実現できる
。
を有すると同時に、スイッチ機能をもつ上下配線？実現
できる、また、この祷造のＦＥＴは４メめて高速に動作
することが知られており、高速の上下配線を実現できる
。
なお１以上の第１．第２、第３の実施例においてｎ 、
２ 層４７＝成の場合について述べたが、このような構
成を何回も繰り返えすことにより多Ｉｄ構造が実ｊ）！
できることは前記説明内存からも明らかである。
２ 層４７＝成の場合について述べたが、このような構
成を何回も繰り返えすことにより多Ｉｄ構造が実ｊ）！
できることは前記説明内存からも明らかである。
ｌだ、第１ないし第３の実施例においてはＧＩＬＡＩｔ
材料として説明したが、その他ＩｎＰ ＋ ＩｎＧａＡ
ｓなどの化合吻半尋体においてもこの発明扛同様に実施
例 以上詳述したようにこの発明の＆ｆ化合物半導本染績回
路によれはＳ現在確立さｎて−る技術を用いて容易に実
現でき、さらに鳴ｔｉｎ）分離の外に。
材料として説明したが、その他ＩｎＰ ＋ ＩｎＧａＡ
ｓなどの化合吻半尋体においてもこの発明扛同様に実施
例 以上詳述したようにこの発明の＆ｆ化合物半導本染績回
路によれはＳ現在確立さｎて−る技術を用いて容易に実
現でき、さらに鳴ｔｉｎ）分離の外に。
１Ｂ接続、しかもスイッチ機能を有する一間炭続を容易
に実現でき、熱による素子９注の変化も極、９て小さく
できる。
に実現でき、熱による素子９注の変化も極、９て小さく
できる。
、＠１図はこの発明の禎礪化合物半導陣半積回路心第１
の実施例を示すＷｒ面図、第２図は第１の実施例の偶造
を具体的に実現するための製造工程を示す断面図、第３
図および＠４図はこの発明の第２、第３の実施例を示す
断面図である。 １１ ・・・半絶縁性ＧａＡａ単結晶＆ 板＊ １２
＊ ｉ ２ｓ ｅｌ ６ 、１６ｓ−Ｎ型ＧａＡａ単結
晶１ｔｆ、 １３１１７・・・ショットキー奄称、１４
．１８・・・オーミック電極および配線、 １５ ＊
１５１ｅｌ ５２−ＡｉＳ純［ＧａＡｓ単結晶ＩＩ、、
ｉ９＊ １９ｔ＊１９ｔ・・・タングステンメツシュ
ｌψ、２１・・・りシグステシメッシュ層の欠落した部
分 特許出願人 工業技術院長 第３図 第２図
の実施例を示すＷｒ面図、第２図は第１の実施例の偶造
を具体的に実現するための製造工程を示す断面図、第３
図および＠４図はこの発明の第２、第３の実施例を示す
断面図である。 １１ ・・・半絶縁性ＧａＡａ単結晶＆ 板＊ １２
＊ ｉ ２ｓ ｅｌ ６ 、１６ｓ−Ｎ型ＧａＡａ単結
晶１ｔｆ、 １３１１７・・・ショットキー奄称、１４
．１８・・・オーミック電極および配線、 １５ ＊
１５１ｅｌ ５２−ＡｉＳ純［ＧａＡｓ単結晶ＩＩ、、
ｉ９＊ １９ｔ＊１９ｔ・・・タングステンメツシュ
ｌψ、２１・・・りシグステシメッシュ層の欠落した部
分 特許出願人 工業技術院長 第３図 第２図
Claims (1)
- 【特許請求の範囲】 （υ半絶縁性化合物半導体基板上に形成されたＩＣ上に
、表面に１．Ｃを形成した高純度のｆヒ金物半導体層を
少なくとも一層配置し、その高純度ｆヒ合物半導体層の
厚さ方向中央部にメツシュ状の高融点ショットキーメタ
ルを埋め込み、その高融点ショットキーメタルを所定の
電位に接続することを特徴とする積層化合物半導体集積
回路。 （２）メツシュ状の高融点ショットキーメタルの一部を
欠落させたことを特徴とする特許請求の範囲第１項記載
の積層化合物半導体集積回路。 （３ノメツシユ状の高融点ショットキーメタルを複数の
部分に電気的に分離し、各々を独）ｌに任拐餅
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17328782A JPS5963753A (ja) | 1982-10-04 | 1982-10-04 | 積層化合物半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17328782A JPS5963753A (ja) | 1982-10-04 | 1982-10-04 | 積層化合物半導体集積回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5963753A true JPS5963753A (ja) | 1984-04-11 |
| JPS634952B2 JPS634952B2 (ja) | 1988-02-01 |
Family
ID=15957647
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP17328782A Granted JPS5963753A (ja) | 1982-10-04 | 1982-10-04 | 積層化合物半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5963753A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4779127A (en) * | 1985-07-11 | 1988-10-18 | Nec Corporation | Three-dimensional integrated circuit |
| US4953000A (en) * | 1987-11-14 | 1990-08-28 | Canon Kabushiki Kaisha | Semiconductor device |
-
1982
- 1982-10-04 JP JP17328782A patent/JPS5963753A/ja active Granted
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4779127A (en) * | 1985-07-11 | 1988-10-18 | Nec Corporation | Three-dimensional integrated circuit |
| US4953000A (en) * | 1987-11-14 | 1990-08-28 | Canon Kabushiki Kaisha | Semiconductor device |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS634952B2 (ja) | 1988-02-01 |
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