JPS6239544B2 - - Google Patents
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- JPS6239544B2 JPS6239544B2 JP53162299A JP16229978A JPS6239544B2 JP S6239544 B2 JPS6239544 B2 JP S6239544B2 JP 53162299 A JP53162299 A JP 53162299A JP 16229978 A JP16229978 A JP 16229978A JP S6239544 B2 JPS6239544 B2 JP S6239544B2
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Description
【発明の詳細な説明】
本発明はマイクロ波集積回路及びその製造方法
に関するものである。
に関するものである。
マイクロ波領域で動作するように設計された集
積回路は、セラミツク基板上にインダクタ及び伝
送線路等の受動素子を、蒸着又はスパツタ後写真
蝕刻を行うことにより形成し、その後キヤパシタ
等の受動素子を既製のMOSキヤパシタチツプを
セラミツク基板に貼着することにより形成し、ま
たGaAsFET、ガンダイオード等の能動素子の既
製チツプも同様に貼着し、最後に必要な素子間接
続をワイヤーボンデイングにより行い、製造され
ていた。かかるマイクロ波集積回路はいわゆる混
成集積回路に属するものであり、モノリシツク集
積回路（IC）に比較して集積度が低いという致
命的欠陥がある。マイクロ波装置の領域では
GaAs等の半導体材料は半絶縁性であつてもマイ
クロ波の誘電損失が大きいためGaAs結晶に各種
素子を形成したモノリミツクICはマイクロ波装
置として不適当である。
積回路は、セラミツク基板上にインダクタ及び伝
送線路等の受動素子を、蒸着又はスパツタ後写真
蝕刻を行うことにより形成し、その後キヤパシタ
等の受動素子を既製のMOSキヤパシタチツプを
セラミツク基板に貼着することにより形成し、ま
たGaAsFET、ガンダイオード等の能動素子の既
製チツプも同様に貼着し、最後に必要な素子間接
続をワイヤーボンデイングにより行い、製造され
ていた。かかるマイクロ波集積回路はいわゆる混
成集積回路に属するものであり、モノリシツク集
積回路（IC）に比較して集積度が低いという致
命的欠陥がある。マイクロ波装置の領域では
GaAs等の半導体材料は半絶縁性であつてもマイ
クロ波の誘電損失が大きいためGaAs結晶に各種
素子を形成したモノリミツクICはマイクロ波装
置として不適当である。
本発明は従来のマイクロ波集積回路（MIC）を
超小型化することを目的とする。
超小型化することを目的とする。
本発明に係るマイクロ波集積回路は、(イ)少なく
とも一部分が単結晶である誘電体基板、(ロ)誘電体
基板(イ)の一表面の単結晶部分上の表面に形成され
た化合物半導体エピタキシヤル層、(ハ)化合物半導
体エピタキシヤル層に形成されたマイクロ波能動
素子、及び(ニ)前記誘電体基板の一表面の前記化合
物半導体エピタキシヤル層が形成された領域とは
別の領域に設けられたマイクロ波受動素子を有
し、前記マイクロ波受動素子は前記誘電体基板の
一表面に形成された多結晶化合物半導体層内の不
純物領域よりなることを特徴とする。
とも一部分が単結晶である誘電体基板、(ロ)誘電体
基板(イ)の一表面の単結晶部分上の表面に形成され
た化合物半導体エピタキシヤル層、(ハ)化合物半導
体エピタキシヤル層に形成されたマイクロ波能動
素子、及び(ニ)前記誘電体基板の一表面の前記化合
物半導体エピタキシヤル層が形成された領域とは
別の領域に設けられたマイクロ波受動素子を有
し、前記マイクロ波受動素子は前記誘電体基板の
一表面に形成された多結晶化合物半導体層内の不
純物領域よりなることを特徴とする。
本発明に係るマイクロ波集積回路の一つの特徴
は少なくとも一部分が単結晶であるサフアイアな
どの誘電体基板上に各種固体マイクロ波素子を形
成することにある。この誘電体基板の少なくとも
一部が単結晶であるため、この部分にGaAsなど
の化合物半導体をエピタキシヤル成長させること
ができる。かかるエピタキシヤル化合物半導体に
FETなどの能動素子を製作すれば、既製のFET
チツプを基板に貼着する従来法による集積度低下
が招かれない。サフアイアなどの絶縁基板上に化
合物半導体をエピタキシヤル成長するには、近年
多用されつつある分子線エピタキシー（MBE）
技術を用いればよい。またGaAsFETを構成する
半絶縁層及び導電層の不純物が異なる層も分子線
エピタキシーにより容易に製造される。ガンダイ
オードその他の能動固体マイクロ波素子も前述の
分子線エピタキシーと一般のICで汎用されてい
るホトリソグラフイーなどにより容易に製造され
る。
は少なくとも一部分が単結晶であるサフアイアな
どの誘電体基板上に各種固体マイクロ波素子を形
成することにある。この誘電体基板の少なくとも
一部が単結晶であるため、この部分にGaAsなど
の化合物半導体をエピタキシヤル成長させること
ができる。かかるエピタキシヤル化合物半導体に
FETなどの能動素子を製作すれば、既製のFET
チツプを基板に貼着する従来法による集積度低下
が招かれない。サフアイアなどの絶縁基板上に化
合物半導体をエピタキシヤル成長するには、近年
多用されつつある分子線エピタキシー（MBE）
技術を用いればよい。またGaAsFETを構成する
半絶縁層及び導電層の不純物が異なる層も分子線
エピタキシーにより容易に製造される。ガンダイ
オードその他の能動固体マイクロ波素子も前述の
分子線エピタキシーと一般のICで汎用されてい
るホトリソグラフイーなどにより容易に製造され
る。
本発明に係るマイクロ波集積回路の他の一つの
特徴は固体マイクロ波受動素子を形成する部分に
あり、この特徴により回路の集積度の向上と良好
な素子特性が兼備される利点がもたらされる。能
動素子の近傍に受動素子を配置することがマイク
ロ波電気回路の設計上必要になる場合、又は受動
素子の特性によりかかる配置が許容される場合
は、化合物半導体エピタキシヤル層にそのキヤリ
ヤー濃度を適宜調節することによつて、抵抗又は
容量を作る。このように化合物半導体GaAs層に
かかる素子を形成するにはマスクを用いたイオン
注入を用いると微細な素子パターンを形成し得ま
たアースも簡単にとれる。イオン注入の代りに通
常の不純物熱拡散法を用いてもよい。何れの方法
を用いるにせよGaAs層の能動素子の近傍に受動
素子を配置したために、MIC全体の集積度の向上
が図られる。なお、GaAs等の化合物半導体材料
ではマイクロ波の誘電損子が大きいために、比較
的小容量のキヤパシタ又は比較的低周波数の電流
が流れる抵抗に制限するのがよい。
特徴は固体マイクロ波受動素子を形成する部分に
あり、この特徴により回路の集積度の向上と良好
な素子特性が兼備される利点がもたらされる。能
動素子の近傍に受動素子を配置することがマイク
ロ波電気回路の設計上必要になる場合、又は受動
素子の特性によりかかる配置が許容される場合
は、化合物半導体エピタキシヤル層にそのキヤリ
ヤー濃度を適宜調節することによつて、抵抗又は
容量を作る。このように化合物半導体GaAs層に
かかる素子を形成するにはマスクを用いたイオン
注入を用いると微細な素子パターンを形成し得ま
たアースも簡単にとれる。イオン注入の代りに通
常の不純物熱拡散法を用いてもよい。何れの方法
を用いるにせよGaAs層の能動素子の近傍に受動
素子を配置したために、MIC全体の集積度の向上
が図られる。なお、GaAs等の化合物半導体材料
ではマイクロ波の誘電損子が大きいために、比較
的小容量のキヤパシタ又は比較的低周波数の電流
が流れる抵抗に制限するのがよい。
受動素子を製造する化合物半導体多結晶化合物
半導体である。かかる多結晶層は、例えばフイー
ルド絶縁膜などの絶縁物上に化合物半導体を成長
させると生成する。能動素子領域に受動素子を形
成することが得策でない場合、又はMICの構造上
無理な場合に多結晶層を受動素子製造に応用する
ことが好ましい。例えば受動素子の領域にクロス
オーバー構造を設けるとMIC構造がこの部分で複
雑になり集積度が却つて低下するので、能動素子
領域より遠ざけて受動素子を多結晶化合物半導体
層に設ける。
半導体である。かかる多結晶層は、例えばフイー
ルド絶縁膜などの絶縁物上に化合物半導体を成長
させると生成する。能動素子領域に受動素子を形
成することが得策でない場合、又はMICの構造上
無理な場合に多結晶層を受動素子製造に応用する
ことが好ましい。例えば受動素子の領域にクロス
オーバー構造を設けるとMIC構造がこの部分で複
雑になり集積度が却つて低下するので、能動素子
領域より遠ざけて受動素子を多結晶化合物半導体
層に設ける。
既に述べたように、GaAsなどの化合物半導体
材料はマイクロ波での損失が多いという性質があ
る。したがつて、かかる材料特性がマイクロ波に
及ぼす影響を厳しく避けるべき受動素子例えば大
容量のキヤパシタ又はインダクタンスは誘電体基
板の多結晶又は単結晶部分に配置するのが好まし
い。かかる素子を形成するには、適当な金属例え
ばチタン、白金及び金を蒸着又はスパツタにより
基板上に被着し、しかる後ホトリソグラフイー
（Ｘ線、電子線等の露光も含む）によりパターン
ニングを行えばよい。また、複雑なクロスオーバ
ー構造も絶縁基板上に設けるとMICの集積度が向
上する。
材料はマイクロ波での損失が多いという性質があ
る。したがつて、かかる材料特性がマイクロ波に
及ぼす影響を厳しく避けるべき受動素子例えば大
容量のキヤパシタ又はインダクタンスは誘電体基
板の多結晶又は単結晶部分に配置するのが好まし
い。かかる素子を形成するには、適当な金属例え
ばチタン、白金及び金を蒸着又はスパツタにより
基板上に被着し、しかる後ホトリソグラフイー
（Ｘ線、電子線等の露光も含む）によりパターン
ニングを行えばよい。また、複雑なクロスオーバ
ー構造も絶縁基板上に設けるとMICの集積度が向
上する。
集積度を最も高め且つマイクロ波デバイスの性
能を優れたものにするためには、回路設計及び
MICの構造を考慮して、化合物半導体エピタキシ
ヤル層、誘電体基板の一表面に形成された多結晶
化合物半導体層、又は誘電体基板の他の一表面に
形成された金属層の少なくとも一つの層にマイク
ロ波受動素子を形成すべきである。
能を優れたものにするためには、回路設計及び
MICの構造を考慮して、化合物半導体エピタキシ
ヤル層、誘電体基板の一表面に形成された多結晶
化合物半導体層、又は誘電体基板の他の一表面に
形成された金属層の少なくとも一つの層にマイク
ロ波受動素子を形成すべきである。
本発明に係るマイクロ波集積回路の製造方法
は、 (イ) 少なくとも一部分が単結晶である誘電体基板
上に単結晶及び多結晶の化合物半導体層を分子
線エピタキシー法により成長させる工程、 (ロ) 前記単結晶の化合物半導体層に不純物を選択
的に導入してマイクロ波能動素子を形成する工
程、 (ハ) 前記多結晶の化合物半導体層に不純物を選択
的に導入してマイクロ波受動素子を形成する工
程、 を含んでなることを特徴とする。
は、 (イ) 少なくとも一部分が単結晶である誘電体基板
上に単結晶及び多結晶の化合物半導体層を分子
線エピタキシー法により成長させる工程、 (ロ) 前記単結晶の化合物半導体層に不純物を選択
的に導入してマイクロ波能動素子を形成する工
程、 (ハ) 前記多結晶の化合物半導体層に不純物を選択
的に導入してマイクロ波受動素子を形成する工
程、 を含んでなることを特徴とする。
本発明方法に係る好ましい実施態様によると、
化合物半導体に配置されるマイクロ波素子と誘電
体素子に配置される素子を同一パターンにより同
時に形成し、集積回路の製造工程数が増加しない
ようにされる。
化合物半導体に配置されるマイクロ波素子と誘電
体素子に配置される素子を同一パターンにより同
時に形成し、集積回路の製造工程数が増加しない
ようにされる。
他の好ましい実施態様によると、MISFET素
子などの能動素子又は受動素子の電極を形成する
ための金属膜の形成及びパターニングを、金属受
動素子の皮膜形成及びパターニングと同時に行
い、マイクロ波集積回路を少ない工程で製造しう
るようにする。
子などの能動素子又は受動素子の電極を形成する
ための金属膜の形成及びパターニングを、金属受
動素子の皮膜形成及びパターニングと同時に行
い、マイクロ波集積回路を少ない工程で製造しう
るようにする。
以下、図面によりマイクロ波集積回路を説明す
る。
る。
受動素子を単結晶領域に形成したマイクロ波集
積回路の場合はサフアイアの全体が単結晶からな
る基板の上にGaAs単結晶エピタキシヤル層を形
成し、このGaAsエピタキシヤル層にMISFET
と、キヤパシタ、インダクター或は抵抗の何れか
一つとを形成する。この実施態様の一具体例を第
１図に示す。
積回路の場合はサフアイアの全体が単結晶からな
る基板の上にGaAs単結晶エピタキシヤル層を形
成し、このGaAsエピタキシヤル層にMISFET
と、キヤパシタ、インダクター或は抵抗の何れか
一つとを形成する。この実施態様の一具体例を第
１図に示す。
第１図において、１は単結晶サフアイア基板で
ある。サフアイアの結晶構造は、a0＝4.751Å、
c0＝12.97Åの六方晶である。一方、GaAsはa0＝
5.653Åの立方晶である。サフアイアのc0はGaAs
のa0の２倍と格子定数がほぼ等しいので、格子定
数をできるだけ整合させるために結晶面指数のｃ
軸成分が０であるサフアイア基板１に｛100｝
GaAsを成長させることが好ましい。格子定数の
整合を行つてもGaAs結晶２に歪が発生する場合
は、サフアイア基板とGaAs層２の間にバツフア
ー層を配置する必要がある。GaAs層２は通常ク
ロムを含有する半絶縁層である。この半絶縁
GaAs層２の上に低抵抗GaAs層３がエピタキシヤ
ル成長されている。第１図において、１０で概括
的に示されているがMISFET素子である。
MISFET素子１０は、絶縁膜１１上に載置され
た金属電極１２と、不純物濃度が調節された
GaAs、ソース領域１３及びドレーン領域１４
と、それぞれのアルミニウム電極１５及び１６と
を含んでなる。次に２０で概括的に示されている
ものがサフアイア上のGaAs層３を用いて形成し
た抵抗である。この抵抗は不純物濃度調節領域２
１と、この領域の両端にオーミツク接触するアル
ミニウム電極２２，２３を備える。さらに、３０
で概括的に示されているのがキヤパシタである。
このキヤパシタに必要な容量は、半絶縁性GaAs
層２の内部にイオン注入法によつて不純物濃度を
調節した領域３１によつて決定される。この領域
３１の上下に低抵抗領域３２及び３３を設け、ア
ルミニウム電極３４及び３５とのオーミツク接触
に供している。これらの低抵抗層３２，３３もイ
オン注入によつて所定の位置に形成することがで
きる。なお、下側の低抵抗層３２はサフアイア基
板１の全面に延在するようにGaAs結晶をエピタ
キシヤル成長させ、続いてFET１０に必要な半
絶縁性GaAs結晶２をエピタキシヤル成長させて
もよい。さらに、各素子１０，２０，３０の間の
GaAs層３の領域には周囲の領域との間に逆バイ
アスが発生するように、不純物濃度調節される
が、この不純物調節領域は図面では省略されてい
る。抵抗２０及びキヤパシタ３０をFET素子１
０のバイアス用回路として使用するとマイクロ波
集積回路の集積度が甚々高められる。なお、図示
されていないが、高周波入出力端子も電極１５，
１６の何れかと接続して、GaAs層３の表面を覆
う絶縁膜４０上に形成されている。なお、上記し
たプロセスを、本発明の集積回路製造に応用する
ことができる。
ある。サフアイアの結晶構造は、a0＝4.751Å、
c0＝12.97Åの六方晶である。一方、GaAsはa0＝
5.653Åの立方晶である。サフアイアのc0はGaAs
のa0の２倍と格子定数がほぼ等しいので、格子定
数をできるだけ整合させるために結晶面指数のｃ
軸成分が０であるサフアイア基板１に｛100｝
GaAsを成長させることが好ましい。格子定数の
整合を行つてもGaAs結晶２に歪が発生する場合
は、サフアイア基板とGaAs層２の間にバツフア
ー層を配置する必要がある。GaAs層２は通常ク
ロムを含有する半絶縁層である。この半絶縁
GaAs層２の上に低抵抗GaAs層３がエピタキシヤ
ル成長されている。第１図において、１０で概括
的に示されているがMISFET素子である。
MISFET素子１０は、絶縁膜１１上に載置され
た金属電極１２と、不純物濃度が調節された
GaAs、ソース領域１３及びドレーン領域１４
と、それぞれのアルミニウム電極１５及び１６と
を含んでなる。次に２０で概括的に示されている
ものがサフアイア上のGaAs層３を用いて形成し
た抵抗である。この抵抗は不純物濃度調節領域２
１と、この領域の両端にオーミツク接触するアル
ミニウム電極２２，２３を備える。さらに、３０
で概括的に示されているのがキヤパシタである。
このキヤパシタに必要な容量は、半絶縁性GaAs
層２の内部にイオン注入法によつて不純物濃度を
調節した領域３１によつて決定される。この領域
３１の上下に低抵抗領域３２及び３３を設け、ア
ルミニウム電極３４及び３５とのオーミツク接触
に供している。これらの低抵抗層３２，３３もイ
オン注入によつて所定の位置に形成することがで
きる。なお、下側の低抵抗層３２はサフアイア基
板１の全面に延在するようにGaAs結晶をエピタ
キシヤル成長させ、続いてFET１０に必要な半
絶縁性GaAs結晶２をエピタキシヤル成長させて
もよい。さらに、各素子１０，２０，３０の間の
GaAs層３の領域には周囲の領域との間に逆バイ
アスが発生するように、不純物濃度調節される
が、この不純物調節領域は図面では省略されてい
る。抵抗２０及びキヤパシタ３０をFET素子１
０のバイアス用回路として使用するとマイクロ波
集積回路の集積度が甚々高められる。なお、図示
されていないが、高周波入出力端子も電極１５，
１６の何れかと接続して、GaAs層３の表面を覆
う絶縁膜４０上に形成されている。なお、上記し
たプロセスを、本発明の集積回路製造に応用する
ことができる。
第２図に示す、本発明の実施態様によると、サ
フアイア基板１の一つの領域１ａの上方では第１
図の如くエピタキシヤル層２，３を形成し、他の
一つの領域１ｂの上方では多結晶GaAs層４１を
前記層２，３と同一工程で形成する。そしてこの
多結晶GaAs層４１に抵抗２０を形成する。多結
晶GaAs層４１に、必要により、キヤパシタ等の
受動素子を設ける。このように多結晶層４１に受
動素子を形成すると小型化の点で有利である。多
結晶GaAs層４１をサフアイア基板１ｂ上に成長
させるためには、該基板部分１ｂ自体が多結晶で
あるか、あるいは単結晶基板の該部分１ｂの表面
をラツピング又はポリシングで粗面化するかもし
くは異物質を塗布するかすればよい。
フアイア基板１の一つの領域１ａの上方では第１
図の如くエピタキシヤル層２，３を形成し、他の
一つの領域１ｂの上方では多結晶GaAs層４１を
前記層２，３と同一工程で形成する。そしてこの
多結晶GaAs層４１に抵抗２０を形成する。多結
晶GaAs層４１に、必要により、キヤパシタ等の
受動素子を設ける。このように多結晶層４１に受
動素子を形成すると小型化の点で有利である。多
結晶GaAs層４１をサフアイア基板１ｂ上に成長
させるためには、該基板部分１ｂ自体が多結晶で
あるか、あるいは単結晶基板の該部分１ｂの表面
をラツピング又はポリシングで粗面化するかもし
くは異物質を塗布するかすればよい。
第２図とは異なる方法で多結晶GaAs層を形成
するには、GaAs層３（第１図）の表面に配置さ
れた絶縁膜の何れかにGaAsの成長を行うことも
できる。この方法は高周波電流のGaAs材料によ
る誘電損失が悪影響を及ぼすような受動素子の製
作に効果的である。また、各種素子を多層構造に
GaAs層３の上方に配列してMICの集積度をさら
に高めるうえでもこの方法は非常に有効である。
するには、GaAs層３（第１図）の表面に配置さ
れた絶縁膜の何れかにGaAsの成長を行うことも
できる。この方法は高周波電流のGaAs材料によ
る誘電損失が悪影響を及ぼすような受動素子の製
作に効果的である。また、各種素子を多層構造に
GaAs層３の上方に配列してMICの集積度をさら
に高めるうえでもこの方法は非常に有効である。
第３図に示す本発明の実施態様によると、サフ
アイア単結晶基板１の表面全面にGaAsを分子線
エピタキシーにより被着し、次にエツチングによ
り選択的に残した多層のGaAsエピタキシヤル層
５０と、表出部のサフアイア基板１に各種素子が
分けられて配置されている。GaAsFET１０の各
電極１２，１５，１６はGaAs層５０の内部と詳
しくは第１図に示した如く接続されている。
FET１０のゲート電極１２はサフアイア基板１
の側辺にスパツタ又は蒸着などで形成された入力
パツド５１と接続されている。入力パツド５１の
上には誘電体の上に金属電極を接続したキヤパシ
タ５１が固着され、これに接続する導線の一部が
インダクタ５３となつている。インダクタ５３は
キヤパシタ５４を介してゲート電極１２に導通さ
れる。これらの受動素子５２，５３及び５４は
GaAs層５０の上に配置されているが、詳しくは
GaAs層５０を覆う絶縁膜（図示せず）の上に配
置されている。図示されているキヤパシタ５２，
５４の代りに第１図の如くGaAs層の一部をキヤ
パシタとして用いてもよいことは勿論である。こ
の場合は、入力パツド５１のGaAs層５０の上方
部分及びリード線５３にはGaAs層の一部をその
抵抗値を調節することによつて適宜使用すること
ができる。上記した受動素子５２，５３，５４の
他にパツド６３、インダクタ５５及びキヤパシタ
５６，６２もGaAs層５０の上に配列されてい
る。このように受動素子をGaAs活性素子１０の
近傍に配列すればマイクロ波特性が向上すると共
にマイクロ波集積回路の集積度が極めて高められ
るものである。さらに、GaAs活性素子を従来法
のように高温で基板上にボンデイングしないか
ら、活性素子の電気的特性が劣化することもな
い。
アイア単結晶基板１の表面全面にGaAsを分子線
エピタキシーにより被着し、次にエツチングによ
り選択的に残した多層のGaAsエピタキシヤル層
５０と、表出部のサフアイア基板１に各種素子が
分けられて配置されている。GaAsFET１０の各
電極１２，１５，１６はGaAs層５０の内部と詳
しくは第１図に示した如く接続されている。
FET１０のゲート電極１２はサフアイア基板１
の側辺にスパツタ又は蒸着などで形成された入力
パツド５１と接続されている。入力パツド５１の
上には誘電体の上に金属電極を接続したキヤパシ
タ５１が固着され、これに接続する導線の一部が
インダクタ５３となつている。インダクタ５３は
キヤパシタ５４を介してゲート電極１２に導通さ
れる。これらの受動素子５２，５３及び５４は
GaAs層５０の上に配置されているが、詳しくは
GaAs層５０を覆う絶縁膜（図示せず）の上に配
置されている。図示されているキヤパシタ５２，
５４の代りに第１図の如くGaAs層の一部をキヤ
パシタとして用いてもよいことは勿論である。こ
の場合は、入力パツド５１のGaAs層５０の上方
部分及びリード線５３にはGaAs層の一部をその
抵抗値を調節することによつて適宜使用すること
ができる。上記した受動素子５２，５３，５４の
他にパツド６３、インダクタ５５及びキヤパシタ
５６，６２もGaAs層５０の上に配列されてい
る。このように受動素子をGaAs活性素子１０の
近傍に配列すればマイクロ波特性が向上すると共
にマイクロ波集積回路の集積度が極めて高められ
るものである。さらに、GaAs活性素子を従来法
のように高温で基板上にボンデイングしないか
ら、活性素子の電気的特性が劣化することもな
い。
GaAs層５０によつて覆われていないサフアイ
ア基板１には大容量、例えば1000pF、のキヤパ
シタ５７あるいは例えば10nHの大容量のインダ
クタ５８が配列される。６０は出力パツド６１に
接続したキヤパシタである。
ア基板１には大容量、例えば1000pF、のキヤパ
シタ５７あるいは例えば10nHの大容量のインダ
クタ５８が配列される。６０は出力パツド６１に
接続したキヤパシタである。
なお、第３図において、GaAs層５０上でクロ
スオーバー構造（すなわち、クロスオーバー（交
差）配線）を形成する場合は、半導体層（第２
図、２１）を部分的にエツチングして段差を形成
したりする処理等を必要とする。この場合に単結
晶では結晶面や軸方向によりエツチング後の形状
が異なり加工しにくいが、多結晶の場合にはこの
ようなことはなく、エツチングによる段差の形成
が容易になる。
スオーバー構造（すなわち、クロスオーバー（交
差）配線）を形成する場合は、半導体層（第２
図、２１）を部分的にエツチングして段差を形成
したりする処理等を必要とする。この場合に単結
晶では結晶面や軸方向によりエツチング後の形状
が異なり加工しにくいが、多結晶の場合にはこの
ようなことはなく、エツチングによる段差の形成
が容易になる。
第１図は単結晶部分に受動素子を形成したマイ
クロ波集積回路の断面図、第２図は本発明の実施
態様に係るマイクロ波集積回路の断面図、第３図
は他の実施態様に係るマイクロ波集積回路の斜視
図である。 １……サフアイア、２，３……GaAs、１０…
…MISFET、２０……抵抗、３０……キヤパシ
タ、４０……表面保護絶縁膜、５０……GaAs、
５１……入力パツド、５２−６１……受動素子、
６１……出力パツド。
クロ波集積回路の断面図、第２図は本発明の実施
態様に係るマイクロ波集積回路の断面図、第３図
は他の実施態様に係るマイクロ波集積回路の斜視
図である。 １……サフアイア、２，３……GaAs、１０…
…MISFET、２０……抵抗、３０……キヤパシ
タ、４０……表面保護絶縁膜、５０……GaAs、
５１……入力パツド、５２−６１……受動素子、
６１……出力パツド。
Claims (1)
- 【特許請求の範囲】 １ (イ) 少なくとも一部分が単結晶である誘電体
基板、 (ロ) 前記誘電体基板(イ)の一表面の単結晶部分上の
表面に形成された化合物半導体エピタキシヤル
層、 (ハ) 前記化合物半導体エピタキシヤル層に形成さ
れたマイクロ波能動素子、及び (ニ) 前記誘電体基板の一表面の前記化合物半導体
エピタキシヤル層が形成された領域とは別の領
域に設けられたマイクロ波受動素子を有し、 前記マイクロ波受動素子は前記誘電体基板の一
表面に形成された多結晶化合物半導体層内の不純
物領域よりなることを特徴とするマイクロ波集積
回路。 ２ (イ) 少なくとも一部分が単結晶である誘電体
基板上に単結晶及び多結晶の化合物半導体層を
分子線エピタキシー法により成長させる工程、 (ロ) 前記単結晶の化合物半導体層に不純物を選択
的に導入してマイクロ波能動素子を形成する工
程、 (ハ) 前記多結晶の化合物半導体層に不純物を選択
的に導入してマイクロ波受動素子を形成する工
程、 を含んでなることを特徴とするマイクロ波集積回
路の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16229978A JPS5591848A (en) | 1978-12-29 | 1978-12-29 | Preparation of microwave integrated circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16229978A JPS5591848A (en) | 1978-12-29 | 1978-12-29 | Preparation of microwave integrated circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5591848A JPS5591848A (en) | 1980-07-11 |
| JPS6239544B2 true JPS6239544B2 (ja) | 1987-08-24 |
Family
ID=15751850
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP16229978A Granted JPS5591848A (en) | 1978-12-29 | 1978-12-29 | Preparation of microwave integrated circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5591848A (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58101501A (ja) * | 1981-12-14 | 1983-06-16 | Mitsubishi Electric Corp | 高周波スイツチ装置 |
| FR2550011B1 (fr) * | 1983-07-29 | 1986-10-10 | Thomson Csf | Dispositif d'interconnexion entre les cellules d'un circuit integre hyperfrequences pre-implante |
-
1978
- 1978-12-29 JP JP16229978A patent/JPS5591848A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5591848A (en) | 1980-07-11 |
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