JPS60257161A - 半導体変成器結合回路装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （技術分野） 本発明はモノリシック半導体集積回路の構成に適する半
導体変成器結合回路装置に関する。

（従来技術） トランジスタ回路により電力増幅を行うには、その入力
側および出力側において、それぞれの利得が最大となる
ようにインビーダンス整合を行なう必要があり、トラン
ジスタ増幅回路の入力インピーダンスＺ１および負荷Ｒ
，Ｌは、それぞれｍおよび５−となるようにインピーダ
ンス整合される。ここで△ｈは、△ｈ”　ｈｌｌ　ｈ、
□−ｈ１２ｈｉｌで表わされるｈパラノー２表示の量で
ある。

このインピーダンス整合回路には、通常ＲＣ結合回路ま
たは変成器結合回路などが用いられるが、最近の技術傾
向としてはトランジスタ素子と共にモノリシック半導体
集積回路に構成できることが望ましい。ＲＣ結合回路は
モノリシック半導体集積回路に構成し易いが、抵抗Ｒ・
による損失が生ずるのみでなく、コレクタを直接地気に
おとす回路構成をとるとバイアスが掛けにくくなり、充
分な利得が得られないという問題があり、また周波数特
性とからの制約を受けるので、特にマイクロ波領域の結
合回路としては好ましいものではない。一方変成器結合
回路は回路構成が簡単で、変成比を変えるととＫよジイ
ンピーダンス整合を容易に行えるが、結合コイルを必要
とするので、モノリシック半導体集積回路に構成するこ
とがきわめて難しいとされていた回路であ３− る。従って、この変成器による結合回路は、従来専らハ
イブリッド半導体集積回路で構成されて来た。

しかしながら、回路の組立に多数の工程を要すること、
治工具の精度により特性がバラツクなどの難点がある他
、半導体装置そのものを著しく大形化するので、ＲＣ結
合回路用様にモノリシック半導体集積回路に構成できる
ことが望ましい。

ところで、マイクロ波回路におけるインピーダンス整合
は通常ストリップ線路上のスタブで行なわれる。従って
、マイクロ波回路に限って言えば、この手法を用いてモ
ノリシック半導体集積回路に構成することは可能である
。しかし、半導体基板上に占めるスタブの形成面積が大
きいので、半導体装置の大きさは可成り大形なものとな
る。

（発明の目的） 本発明の目的は、ト記の情況に鑑み、モノリシック半導
体構造を備えた半導体変成器結合回路装置を提供するこ
とである。

（発明の構成） 本発明半導体変成器結合回路装置は、半導体基４ 板と、前記半導体基板上の絶縁膜面に互いに近接するコ
イル形状に配置され、その一端を半導体基板に形成した
Ｗ’Ｊｔを介してそれぞれ接地し、且つ任意の入出力イ
ンピーダンス比でリアクタンス結合する２つの導体配線
から成る２端子対回路を備えることを含んで構成さ扛る
。

（発明の効果） 本発明によれば、変成器結合によるインピーダンス整合
回路は、トランジスタ素子を含む他の回路素子と製造工
程を共通にして、一つのモノリシック半導体集積回路を
形成することができる。従って、従来の・・イブリッド
半導体構造で問題とされた回路組立工数は飛躍的に改善
される他、特性のバラツキが減少し且つ半導体装置の小
形化を達成することができる。またトランジスタ増幅回
路に対し電圧帰還バイアス回路が容易に構成できるので
、マイクロ波を陰むトランジスタ回路の半導体化を−１
−促進せしめることがり能である。以下図面を参照して
本発明の詳細な説明する。

（実施例の説明） ５− 第１図は本発明をエミッタ接地多段トランジスタ増幅器
に実施した場合の一実施例を示す接続回路図で、一点鎖
線で囲んだ１および２に、それぞれ本発明半導体変成器
結合回路装置の等価接続回路を示す。本実施例回路は通
常のエミッタ接地多段トランジスタ増幅器で、この他初
段ｌ・ランジスタＱ＋　ｓ次段トランジスタＱ２．・・
・・・・、入力結曾容址ＣＯｐ直流電源Ｖｃｃおよびダ
イオードＩ）、、Ｄ２．・・・・・・。

抵抗Ｒ，、Ｒ，、Ｒ５，Ｒ，、Ｒ，、Ｒ，・・・・・・
からなるバイアス回路その他を含む。変成器結合回路１
および２は、それぞれリアクタンス結合する一対のコイ
ルム、およびＬｌ　１またはり７．およびり、２と、そ
れぞれの一端を容置接地する容量Ｃ，，，Ｃ，、、Ｃ２
，およびＣ１１２から成る２肩肘回路である。ここで容
９ｋＣ，。

Ｃ１１＋　’！＋およびＣ２２は、それぞれ結合コイル
Ｌ、　、。

”ＩＩＩ　ＩＩＩおよび■々、の一端を高周波的に接地
し且つ地気である半導体基板に直流分が流れるのを阻止
するよう作用する。これら２端子対回路は、同一回路構
成を以って各増幅股間にそれぞれ一つづつ挿入される。

＝６一 一対の結合コイルの導体配線のそれぞれは、半導体基板
上の絶縁膜面に互いに近接配置されて形成される。導体
配線のそれぞれが一つの絶縁膜を共有する場合には、こ
れら一対の結合コイルは互いに電磁結合し、２層に形成
された絶縁膜面に対向配置された場合には、２層目の絶
縁膜を誘電体とする容量を介して互いに容量結合する。

また結合コイルの一端にそれぞれ挿入される直流阻止の
だめの容量は全て半導体基板に形成される。これらの容
量はシリコン酸化膜（Ｓｉｎ、）またはシリコン窒化膜
（８’ｓＮ＋）を誘電体として形成するのが最も一般的
で、安定したものが得られるが、トランジスタ素子の形
成に合わせ、同一工程で形成した埋込み層の接合容量を
利用することもできる。

第２図は本発明半導体変成器結合回路装置の一実施例を
示す平面構造図、第３図は第２図を線ｘ−ｘ’に沿って
切断し矢印方向に見たときの断面構造図である。本実施
例では一対の結合コイルＬＩＩおよびＬｌｔの導体配線
のみが表わされ、他のコイルは省略されている。一対の
結合コイル鳥、およびム、は、不純物濃度７〜８Ｘ１０
−”原子／Ｃｌｆｔ程度のＰ形シリコン基板３上に形成
されたシリコン酸化膜（Ｓｉ０２）、ｉ面にアルミまた
は多結晶シリコン導体配線ｇｌｌｐ　ｅｔｔで形成され
る。また直流阻止のための容量Ｃ１１およびＣｔｔは、
トランジスタＱ＋＋　Ｑ２．・・・・・・の埋込み層（
何れも図示しない）の形成の際同時に形成された埋込み
層５および６の接合容量がそれぞれ利用される。この埋
込み層の接合容量を利用する半導体回路構造は、地気へ
の配線を特に必要としないマイクロ波領域で効果をあげ
ることができる。埋込み層５および６は、不純物濃度が
１×１０１Ｑ原子／ｃｎｔ程度のＮ′シリコン層である
。導体配線！１．およびｌ□の一端は、不純物濃度がＩ
　Ｘ　１０”程度のＮ１シリコン領域７および８を介し
て埋込み層５および６にそれぞれ接続される。ここにＮ
形シリコン領域９および１０は、酸化膜４の形成の際島
状に残された５　Ｘ　１０Ｉｌｌ″ｉｌｌ原子／ｄの不
純物濃度のエピタキシャル層で、）・ランジスタ素子の
コレクタ領域と同時に形成される。また１１および１２
ならびに１３および１４は、それぞれ導体配線４１ｙ　
４２とＮ＋シリコン領域７．８との間およびｎ＋ｉ込み
層５，６とバイアス回路の抵抗Ｒｓ　、　Ｒ４（何れも
図示しない）からそれぞれ延びる導体配線１５．１６と
の間に形成されるオーム接触部を示し、更に１７および
１８はそれぞれ埋込み層５および６の周辺領域に形成し
たＰ”）脅のチャンネル・ストッパーである。このよう
にして、一対の結合コイルはその一端を埋込み層の接合
容量を介して接地し、絶縁膜上で電磁結合する２端子対
回路を構成する。従って巻線比を適宜選択することによ
って、任意のインピーダンス比でトランジスタ回路の入
出力側をそれぞれインピーダンス整合する変成器結合回
路として動作せしめることができる。以上はマイクロ波
回路を対象に説明しているので、各半導体領域の不純物
濃度も一つの例示として、掲げたものである。

一対の結合コイルＬ１．およびり、が周囲からの影響を
受けず電磁結合するためには、下地酸化膜４は可及的に
厚膜であることが望ましい。従って、酸化膜４は窒化シ
リコン（Ｓ’５Ｎ４）をマスク材とす９− る公知の熱酸化手段によって、１．５〜３．０μｍの厚
膜に形成される。すなわち、Ｐ形基板３の一主面には、
例えば砒素（Ａ８）およびホウ素（Ｂ）がそれぞれイオ
ン注入され、まずＮ゛埋込層領域５゜６およびチャンネ
ル・ストッパー１７．１８の各Ｐ”層領域が形成される
。これらはトランジスタ回路素子の製造工程で同時に形
成できる。ついで基板全面にＮ形のエピタキシャル層を
成長させ、更にこの上面に薄い窒化シリコン膜（Ｓｉ３
Ｎ２）がマスク層として形成される。最後にこの窒化膜
を選択的に除去し熱酸化工程を行えば酸化膜４は１〜３
μｍに成長し、所定の図形を形成し得る。なお、識別を
容易にするため第２図ではこれにハッチンングを施した
。

ｌ・ランジスタＱ、、Ｑ、、・・・・・・抵抗ＲＩ　＊
　Ｒ，ｌ・・・・・・。

ダイオードＤ、、Ｄ、などの形成もまた公知の製造技術
であシ、これらの製造工程と共にＮ＋シリコン領域７お
よび８も同時に形成される。この際抵抗Ｒ，，Ｒ，・・
・・・・ハ、トランジスタＱｒ　ｅ　Ｑｔ　ｐ・・・・
・・の各ベース領域と同時に形成した拡散領域を利用す
るこｌＯ− とができる。また抵抗値の大きさによっては、前述のＮ
１埋込み層を利用することも可能である。

第４図、第５図および第６図は、半導体基板上に形成さ
れるトランジスタ抵抗および容量の各半導体構造を示す
図で、トランジスタの各領域と、抵抗および容量が利用
する領域との関係をそれぞれ明らかにしたものである。

ここでＢ、ＥおよびＣはトランジスタのベース・エミッ
タおよびコレクタの各電極、Ｒはベース領域を利用した
電極１９ａ。

１９ｂ間の抵抗、Ｒ′はＮ＋埋込み層を利用した電極２
０ａ、２０ｂ間の抵抗をそれぞれ示す。゛まだ接合容ｆ
ｔ　Ｃｏｏは、第５図の場合は電極２１を介して基板面
から取シ出され、第６図の場合は直接地気に接地される
。第５図では埋込み層と地気との間にも容量は存在する
が、ベース領域とコレクタ領域との間の方が遥るかに大
きい。すなわち抵抗および容量をトランジスタの各領域
をそのまま用いて形成することも出来、その他種々の変
形も可能である。

対となる結合コイルＬＩｌおよびＬ１２・・・・・・お
よび各取出し電極等は、以上の各回路素子形成後、基板
全面に被着されるアルミまたは多結晶シリコン層の選択
的除去工程によって形成される。多結晶シリコンを用い
た場合には、予かしめ不純物をドープし且つアニールし
て活性化して置かねばならない。これらの除去工程には
異方性ドライエツチング法（Ｒ，１，Ｅ）を用いること
ができる。これによって結合コイルＬＨおよびＬＩ＊・
・・・・・等の導体配線１１□およびノ１．・・・・・
・の線幅および間隔をきわめて精密に制御され、且つ微
細寸法形状に加工されて形成される。すなわち、導体配
ｆｆＭ　ＩＩ□および”１！・・・・・・は、線幅およ
び間隔がそれぞれ最小１．０〜１．５μｍにまで微細化
され配置される。従って対となる結合コイルＬＩＩおよ
びＬ□、・・・・・・は酸化膜４面上にあっても充分電
磁結合し変成器結合回路として機能することが可能とな
る。

以上明らかにしたように、本発明変成器結合回路装置の
各回路素子は何れも半導体構造を備えておシ、且つその
他の回路素子と基板を共通とし、全て既知の製造技術に
よシ形成し得るので、モノリシック半導体集積回路にき
わめて容易に構成できる利点を有する。

第７図は本発明半導体変成器結合回路装置の他の実施列
を示す断面構造図で、前実施例と共通する部分は同一符
号で表わしたものである。本実施例では第１図に示した
容量Ｃ１１ｅ　ＣＩ　Ｔｏ・・・・・は窒化シリコン膜
（Ｓ’５ＮＬ）２２を誘電体として半導体基板上に形成
され、また導体配線Ａ’ｌｌおよびｌ□は互いに深い首
部２３で空間的に配置され電磁結合される。ここで、Ｎ
ゝｊ−２４はトランジスタの８４Ｍ２５と同時に形成さ
れた導電領域で８ｓ　２６は容量の接地されるべき片１
４Ｌ極である。

本実施例によれば、導体配線”ＩＩおよびｌ□・・・・
・・は全て厚い絶縁酸化膜４上に配置することが出来る
他、空間的に電磁結合せしめることができるのテ、結合
コイルＬ１１およびｈ２・・・・・・の回路動作は安定
し、且つ結合力の大きさを一層強めることができる。ま
た容ｔＣＩＩおよびＣ１２・・・・・・は大きな誘電率
（ξ＝６．０）をもつ窒化シリコン膜を誘電体としてそ
れぞれ個別に設計し得るので、接合容量を用１３− いた場合に比し回路動作はよ多安定化する。また絶縁酸
化膜４上には更に窒化膜が形成されるので信頼性の向上
はきわめて顕著である。導体配線間の溝部２３は異方性
ドライエツチング（Ｒ，１，Ｅ）を前実施例の場合よシ
も少く深く行えば容易にできる。この場合形成できる溝
の深さは最大３．ＯＡＩｍである。本実施例では絶縁酸
化膜４に達したところで止めているが、もっと深く掘り
下げてもよい。

本実施例の半導体装置も全て公知の技術で製造すること
のできるモノシリツク牛導体構造である。

第８図、第９図および第１０図は本発明半導体変成器結
合回路装置の更に他の実施例を示す断面構造図である。

本実施例では窒化シリコｙ（８ｉ、［）膜２７を挿んで
２層構造に配線され、この窒化シリコン膜を誘電体とし
て容量結合する導体配線病、およびＣ１２，・・・・・
・と、同じくこの窒化シリコン膜２７を誘電体として基
板３上に形成された接地容：！ｔｃｔｔおよびＣ１□と
を含む。窒化シリコン膜２７は公知のＣＶＤ法（ケミカ
ル・ペーパー・デポジション）、特に熱ＣＶＤ法によれ
ば、０．１μｍ以１４− 下の安定した膜質に気相成長せしめることができ且つ誘
電率ξも６．０程度と大きいので、結合コイルＬ１１お
よびＬｌ、は効率良く容量結合することができる。第８
図ないし第１０図を参照すると、第１層目に配線された
導体配線１．Ｉの一端は、Ｎ１２５を介してトランジス
タＱ、のコレクタに、また他端はスルー・ホール２８を
介して容量ｅ１１に接続され、また第２層目に配線され
た導体配線１１！の一端は直接容量Ｃ１ｔの電極となり
　Ｎｌｉ層２４を介し基板３上の電極２６に導かれ、他
端はスルー・ホール２９を介してトランジスタＱ、のペ
ースに接続される。第９図に現われる導体配線ｌ！Ｉは
トランジスタＱ、のコレクタに接続される次段の結合回
路の入力側結合コイルである。

本実施例によれば、導体配線ｌＩＩおよび１１！、・・
・・・・は全て厚い絶縁膜上に２層構造に配置され容量
を介して結合せしめることができるので、結合コイルＬ
ｌｌおよびＬｌ、、・・・・・・の回路動作は安定し、
且つ結合力の大きさをより一層強めることができる。

また容量ＣＩＩ、ＣＩ！、・・・・・・は第２層目の絶
縁膜を形成する窒化／リコン膜をそのまま誘電体として
ヤれぞれ個別に設計し得るので、前実施例同様回路動作
は安定化する。また前実施例同様に絶縁酸化膜４上には
更に窒化膜が形成されているので、信頼性を顕著に向上
することができる。本実施例の半導体装置も全て公知技
術を用いて製造することのできるモノシリツク半導体構
造を備えるものである。

・以上詳細に説明したように、本発明によれば、従来ハ
イブリッド構造で製造されていた変成器結合回路はトラ
ンジスタその他の回路素子と共にモノリシック半導体装
置として製造することができるので、半導体チップを小
形化し且つ信頼性を高めるうえに顕著な効果を有する。

またバイアスの掛は方について制約を受けることがない
ので、トランジスタ増幅回路を種々の接地方式で構成す
ることが可能である。

【図面の簡単な説明】

第１図は本発明をエミッタ接地多段トランジスタ増幅器
に実施した場合の一実施例を示す接続回路図、第２図は
本発明半導体変成器結合回路装置の一実施例を示す平面
構造図、第３図は第２図を線ｘ−ｘ’に沿って切断し矢
印方向に見たときの断面構造図、第４図、第５図および
第６図は、半導体基板上に形成されるトう／ジスタ、抵
抗および容量の各半導体構造を示す図、第７図は本発明
半導体結合回路装置の他の実施例を示す断面構造図、第
８図、第９回および第１０図は、本発明半導体変成器結
合回路装置の更に他の実施例を示す断面構造図である。 １．２・・・・・・本発明結合回路装置の等価接続回路
、Ｌ、、、　Ｌ１！、　Ｌ□、Ｌ、、・・・・・・結合
コイル、Ｃ１１ｔ　Ｃ１ｔ　ｔ・・・・・・接地容量ｓ
　Ｑｒ　＃　Ｑｔ・・・・・・トランジスタ素子、１１
１、ｌＩｔ・・・・・・コイル導体配線、３・・・・・
・半導体基板、４−・・・・・・厚い酸化シリコン膜、
５，６・・・・・・Ｎ。 埋込み層、２２．２７・・・・・・窒化シリコン膜、２
３・・・・・・′絶縁膜に形成された溝部、２８．２９
・・・・・・スルー・ホール。 千１図 二 影６図 第４図 第Ｓ図

Claims (5)

【特許請求の範囲】
1. （１）　半導体基板と、前記半導体基板上の絶縁膜面に
   互いに近接するコイル形状に配置され、その一端を半導
   体基板に形成した容量を介してそれぞれ接地し、且つ任
   意の入出力インピーダンス比でリアクタンス結合する２
   つの導体配線から成る２端子対回路を備えることを特徴
   とする半導体変成器結合回路装置。
2. （２）前記２端子対回路の２つの導体配線が同一絶縁膜
   面上に形成された溝部を隔て空間的に配置され、電磁結
   合することを特徴とする特許請求の範囲第（１）項記載
   の半導体変成器結合回路装置。
3. （３）前記２端子対回路の２つの導体配線が２層に形成
   された絶縁膜面上に互いに対向配置され、前記２層目の
   絶縁膜を介し容量結合する仁とを特徴とする特許請求の
   範囲第（１）項記載の半導体変成器結合回路装置。
4. （４）前記２端子対回路の２つの導体配線の一端部が、
   半導体基板内埋込み層の接合容量を介し、それぞれ接地
   されることを特徴とする特許請求の範囲第（１）項記載
   の半導体変成器結合回路装置。
5. （５）前記２端子対回路の２つの導体配線の一端部が、
   半導体基板上の絶縁膜を誘電体とする容量を介し、それ
   ぞれ接地されることを特徴とする特許請求の範囲第（１
   ）項記載の半導体変成器結合回路装置。