WO2004025730A1 - 半導体装置およびそれを用いたメモリカード - Google Patents

Abstract

電源の効率を下げずに小型化が図れ、スイッチング時のノイズを低減できる半導体装置及びそれを用いたメモリカードであって、電源電圧を所定の最終出力電圧まで昇圧する複数段の昇圧回路群と、最終段付近の出力電圧を制御する電圧制御部と、最終出力電圧が供給される内部素子とを備え、最初段の1次昇圧回路は、インダクタンス素子と、スイッチング素子と、ダイオードと、駆動回路とを備え、インダクタンス素子の金属コイル部には半導体集積回路の形成工程を利用して形成した金属配線を、コア部には前記形成工程を利用して形成した配線層間絶縁膜を用いる。また、スイッチング素子とダイオードの一部をインダクタンス素子の下方に配置する構成とする。

Description

03 010178

半導体装置およびそれを用いたメモリ力一ド 技術分野

本発明は、 電源電圧より高い電圧あるいは入力電圧よりも低い電圧を内部回路 で発生して内部素子を動作させる半導体装置及びそれを用いたメモリカード等の 電子機器に関する。 背景技術

携帯情報端末の普及に伴い、 差込型の半導体メディアによるデータの持ち運び が増え、 持ち運ぶデータもテキスト文書のみでなく高品質画像， 音声， 動画像な どそのデ一夕量が増加している。 このため、 これらデータの保持に不可欠な不揮 発性メモリ、 特に電気的消去が可能な E E P R O M (Electr ical ly Erasable Programmable Read Only Memory)の需要が増えている。 一括消去が可能な E E P R OMをフラッシュ E E P R OM (以下、 フラッシュメモリと記す） と言い、 消 去動作を素子単位またはプロック単位で一括して行うことにより高集積化が可能 なことから、 大容量かつ低価格の不揮発性メモリとして広く使われている。

フラッシュメモリを搭載する I Cカードは、 携帯電話用カードゃクレジットカ ード、 キャッシュカードなどに用いられて広く普及が進むと共に、 多機能化の二 —ズが高まり、 O Sやアプリケーションプログラムおよびデータを格納できる大 容量メモリの搭載、 携帯電話で使用する上での低消費電力化が求められている。 このため、 I Cカードに搭載されるマイコンやフラッシュメモリの微細化、 低電 源電圧化が進展している。

また、 民生機器の高機能化に伴いその制御に用いられるフラッシュメモリ内蔵 マイコンも、高速化や低消費電力化が求められ、マイコン +フラッシュメモリの微 細化、 低電源電圧化が進んでいる。

フラッシュメモリでは、 データの書込みや消去時に電源電圧よりも高い電圧が 必要であり、 フラッシュメモリ L S I内部には昇圧回路が設けられる。 そして、 昇圧回路にはチャージポンプ回路と呼ばれる回路方式が広く用いられている。 チ ャ一ジポンプ回路の一例では、 図 2 9に示すようにコンデンサ 1 6 0， ダイォー ド 1 7 0からなる基本単位回路を直列多段に並べ、 そのコンデンサの片側端子に パルス状のバイアス電圧を加え、 電荷を 1クロック毎に次ステップへ移送して容 量性負荷の電圧を上昇させている。 チャージポンプ回路には、 この他にも倍電圧 整流方式といわれる複数のコンデンサを並列充電した後、 直列接続に切り換えて 高電圧を得る方式もある。

更に別の昇圧回路の方式として、 D C— D Cコンバータ回路を用いる方式や、 D C— D Cコンバータ回路とチャージポンプ回路を併用する方式が、 各々、 特開 平 7— 2 1 7 9 1号公報， 特開平 8— 2 9 7 9 8 6号公報に開示されている。 また、 入力電圧よりも低い電圧を必要とする場合に使われる降圧回路内蔵 LSI では、 ドロッパ型の回路を用いるか、 チヨッパ型の降圧回路を用いる際にはそれ に用いるィンダクタは個別部品であり L S Iチップの外部に設けられている。

I Cカードに搭載されるマイコンやフラッシュメモリ、 あるいはフラッシュメ モリ内蔵マイコンの微細化、 低電源電圧化が進む一方、 フラッシュメモリの書込 み動作や消去動作時の電圧は微細化が進んでもその動作原理により殆ど下がって いない。 このため、 昇圧回路の入力電圧と出力電圧の差は、 今後ますます増大す る傾向にある。

従来の昇圧回路に用いられているチヤ一ジポンプ方式では、 ポンプー段あたり の昇圧電圧は電源電圧からダイオード降下電圧を差し引いた電圧になるため、 微 細化の進展により L S Iの電源電圧が低くなると、 ポンプー段当りの昇圧電圧は 小さくなる。 従って、 電源電圧の低下に伴い所望の電圧まで昇圧するのに必要な 段数が増え、回路のレイァゥト面積が増大する。メモリ容量が増加し 1 Gビット， 4 Gビット、 1 6 Gビットと大容量ィ匕するに従い、面積の増大は更に顕著になる。 今後も微細化の進展によりプロセッサやメモリは低電圧化されるが、 フラッシュ メモリの書込み、 消去電圧はほとんど変わらないので、 昇圧回路を内蔵する L S Iにとつて電源回路の小形化は重要な課題となっている。

一方、 これまでの D C— D Cコンパ一夕方式、 あるいは D C— D Cコンバータ とチャージポンプ回路の併用方式では、 インダクタンス素子の形成に通常の LSI プロセスにはない磁性体コアの形成や低抵抗化を目的とした厚膜プロセスが必要 である。 厚膜配線ではインダク夕ンス素子以外の回路部分、 例えばメモリのヮー ド線などで配線ァスぺクトが高くなり微細加工が困難になるという問題がある。 このためオンチップのインダク夕ンス素子の形成は困難であり、 インダクタンス は別プロセスで形成し張り合わせるか、 外付けというものだった。 上記の理由か ら、 これまでの D C— D Cコンバータ方式は、 通常の L S Iプロセスに適した昇 圧回路方式となっていなかった。

また、 降圧回路内蔵 L S Iでも、 ドロッパ型回路のために消費電力が大きい、 あるいはインダクタ外付けのチヨッパ型回路のために実装面積が大きいという問 題があった。

本発明は、 従来の半導体プロセスを用いながら電源の小型化が図れ、 スィッチ ング時のノイズも低減できる半導体装置及びそれを用いたメモリカードを提供す ることである。 発明の開示

本発明は、電源電圧を所定の最終出力電圧まで昇圧する複数段の昇圧回路群と、 その昇圧回路群の最終段付近の昇圧回路に接続された出力電圧制御手段と、 昇圧 回路群の出力が供給される内部素子とを備え、 昇圧回路群のうち、 電源電圧を第 1次電圧まで昇圧する第 1段昇圧回路は、 インダク夕ンス素子、 スイッチング素 子およびダイォ一ドを含むコンバ一夕回路で構成され、 第 1次電圧を所定の最終 電圧まで昇圧する第 1段目以降の昇圧回路は、 キャパシ夕ンス素子とダイォード を含むチャージポンプ回路、 またはインダク夕ンス素子、 スイッチング素子およ びダイオードを含むコンバータ回路で構成され、 昇圧回路を構成するインダクタ ンス素子、 スイッチング素子、 およびダイオード、 出力電圧制御手段、 内部素子 は半導体基板上に形成され、 出力電圧制御手段は、 昇圧回路群の最終出力が安定 した所定の出力電圧となるように最終段付近の昇圧回路を制御し、 その出力を前 記内部素子に供給するようにした、 電源電圧より高い電圧を内部回路で発生して 内部素子を動作させる半導体装置である。

本発明は、 スィツチング素子のゲ一卜を入力電源電圧よりも高い電圧で駆動す るようにした半導体装置である。

また、スィツチング素子のゲートを駆動するゲート駆動回路は昇圧回路を備え、 スィツチング素子のゲ一トを入力電源電圧よりも高い電圧で駆動するようにした 半導体装置である。

本発明は、 昇圧回路群の最終出力が安定した所定の出力電圧となるように前記 最終段の昇圧回路を制御するようにした半導体装置である。

本発明は、 昇圧回路群の最終出力が安定した所定の出力電圧となるように最終 段の昇圧回路の一つ手前の昇圧回路を制御するようにした半導体装置である。 本発明は、 コンバータ回路のうち、少なくとも 1つのコンバータ回路は、 昇圧動 作時に昇圧比あるいはスイッチングデューティ比が設定値に維持されるようにし た半導体装置である。

本発明は、 コンバータ回路のうち、少なくとも 1つのコンバータ回路は、 昇圧動 作時に昇圧比あるいはスイッチングデューティ比が設定値に維持され、 かつ、 そ の昇圧比あるいはスイッチングデューティ比を任意に設定する手段を有する半導 体装置である。

本発明は、 コンパ一夕回路のうち、少なくとも 1つのコンバータ回路は、そのス イッチング周波数が 1 0 MH z以上の半導体装置である。

本発明は、 インダクタンス素子が複数層の金属配線と、 その配線層間に設けら れた絶縁膜からなり、 複数層の金属配線が並列に接続された並列接続型のィンダ クタンス素子である半導体装置である。

本発明は、 電源電圧より高い電圧を内部回路で発生して内部素子を動作させる 半導体装置とそれを用いたメモリカードにおいて、 電源電圧を所定の最終出力電 圧まで昇圧する複数段の昇圧回路群と、 最終段付近の出力電圧を制御する電圧制 御部と、 最終出力電圧が供給される内部素子とを備えて、 複数段の昇圧回路群内 に、 少なくともインダク夕ンス素子と、 スイッチング素子と、 ダイオードと、 前 記スィツチング素子を駆動する駆動回路とを有するコンバータ回路を備え、 コン バー夕回路のィンダク夕ンス素子は、 内部素子の信号配線または電源配線に使わ れる金属配線と同一の工程で形成される金属配線を少なくとも含んだ半導体装置 である。

本発明は、 電源電圧より高い電圧を内部回路で発生して内部素子を動作させる 半導体装置とそれを用いたメモリカードにおいて、 電源電圧を所定の最終出力電 圧まで昇圧する複数段の昇圧回路群と、 最終段付近の出力電圧を制御する電圧制 御部と、 最終出力電圧が供給される内部素子とを備えて、 最初段の 1次昇圧回路 は、 インダク夕ンス素子と、 スイッチング素子と、 ダイオードと、 駆動回路とを 備え、 スィツチング素子とダイォ一ドの一部をィンダクタンス素子の下方に配置 する構成とする。

また、 ィンダク夕ンス素子の下方に配置されたスィツチング素子及びダイォー ドは、 スィツチング素子のドレイン側領域とダイォードのァノ一ド側領域が互い に向き合って半導体基板上に配置され、 かつ両領域が電気的に接続されたスィッ チング素子とダイオードの組合せュニットを、 少なくとも 2組以上並列に接続し た構成とする。

また、 入力電圧を所定の最終出力電圧まで降圧する降圧回路を備え、 それはィ ンダク夕ンス素子と、 スイッチング素子と、 ダイオードと、 駆動回路と、 制御回 路とを備え、 スィッチング素子とダイオードの一部をインダクタンス素子の下方 に配置する構成とする。

また、 インダクタンス素子の下方に配置されたスイッチング素子及ぴダイォ一 ドは、 スィツチング素子のソース領域とダイォードのカソ一ド側領域が互いに向 き合って半導体基板上に配置され、 かつ両領域が電気的に接続されたスィッチン グ素子とダイォ一ドの組合せュニットを、 少なくとも 2組以上並列に接続した構 成とする。 また、 昇圧回路は、 インダク夕ンス素子を形成するスパイラル状に配 線された第 1の金属配線と、 その第 1の金属配線の外周端に接続され、 電源電圧 を供給する第 2の金属配線と、 第 1の金属配線の内周端に接続され、 内周端から 下方に形成されたスィツチング素子及ぴダイォードの拡散層へ向けて配線された 層間接続配線と、その拡散層間を接続する第 3の金属配線とを備える構成とする。 また、 降圧回路は、 インダク夕ンス素子を形成するスパイラル状に配線された 第 1の金属配線と、 第 1の金属配線の内周端に接続され、 内周端から下方に形成 されたスィツチング素子及びダイォードの拡散層へ向けて配線された層間接続配 線と、 その拡散層間を接続する第 3の金属配線と、 第 1の金属配線の外周端に接 続され、 降圧された最終出力電圧を出力する第 4の金属配線とを備える構成とす る。

また、 そのインダク夕ンス素子は、 第 1の金属配線と配線層間絶縁膜とを備え る構成とする。

また、 上記した半導体装置を複数備え、 それらの半導体装置を各々重ね合わせ て配置し、 隣接する半導体装置内のインダクタンス素子は、 インダクタンス素子 の真上方向及び真下方向には他の半導体装置内のィンダク夕ンス素子が互いに重 なり合わないように配置されている構成とする。

また、 複数の半導体装置は半導体チップ上に形成され、 半導体装置のインダク タンス素子を半導体チップ一方半分側の^部に形成し、 半導体装置に隣接する他 の半導体装置のィンダクタンス素子をチップ他方半分側の一部に形成するマルチ チップ型半導体装置の構成とする。

また、 上気した半導体装置は、 不揮発性メモリまたは不揮発性メモリ内蔵マイ コンであって、 フラッシュメモリまたはフラッシュメモリ内蔵マイコンである構 成とする。

また、 上記した半導体装置と C P Uを備えるメモリカードの構成とする。 図面の簡単な説明

図 1は、 本発明に係る半導体装置の昇圧回路の一実施例を示す図である。 図 2は、 本発明に係る半導体装置の 1次昇圧回路の一回路構成を示す図である。 図 3は、本発明に係る半導体装置の 1次昇圧回路の一動作例を説明する図である。 図 4は、 本発明に係る半導体装置の電圧制御手段を示す回路プロック図である。 図 5は、 本発明に係る半導体装置の昇圧回路のデューティ比生成回路とデューテ ィ比設定手段を示すブロック構成図である。 図 6は、 本発明に係る半導体装置の 昇圧回路のデューティ比生成回路とデューティ比設定手段を示すプロック構成図 である。 図 7は、 本発明に係る半導体装置の昇圧回路のデューティ比生成回路と デューティ比設定手段を示すブロック構成図である。 図 8は、 本発明に係る半導 体装置のオンチップコンバ一夕の第 1の実施例を示す素子配置および配線図であ る。 図 9は、 本発明に係る半導体装置のオンチップコンバータの第 1の実施例の 平面を示す図である。 図 1 0は、 本発明に係る半導体装置のオンチップコンパ一 夕の第 2の実施例を示す素子配置および配線図である。 図 1 1は、 本発明に係る 半導体装置のオンチップコンバ一夕の第 2の実施例の断面を示す図である。【図 1 2は、 本発明に係る半導体装置のオンチップコンバータの第 3の実施例を示す素 子配置および配線図である。 図 1 3は、 オンチップコンバータの第 3の実施例の おけるインダクタンス素子の他の構成例を示す平面図である。 図 1 4は、 本発明 に係る半導体装置のオンチップコンバータの第 4の実施例を示す素子配置および 配線図である。 図 1 5は、 本発明に係る半導体装置のオンチップインダク夕ンス 素子の一平面を示す図である。 図 1 6は、 本発明に係る半導体装置のオンチップ コンパ一夕の第 3の実施例の断面を示す図である。 図 1 7は、 本発明に係る半導 体装置の昇圧回路と従来昇圧回路の面積比と電源電圧の関係を示した図である。 図 1 8は、 本発明に係る半導体装置の昇圧回路と従来昇圧回路の面積比と動作周 波数の関係を示した図である。 図 1 9は、 本発明に係る半導体装置のオンチップ コンパ一夕の第 5の実施例を示す素子配置および配線図である。 図 2 0は、 本発 明に係る半導体装置のオンチップコンバータの第 5の実施例で、 インダク夕ンス 素子を並列スィッチング動作させる際のクロック波形を示す図である。図 2 1は、 本発明に係る半導体装置の昇圧回路の他の実施例を示す図である。 図 2 2は、 本 発明に係る半導体装置の昇圧回路の更に他の実施例を示す図である。 図 2 3は、 本発明に係る半導体装置の降圧回路の一実施例を示す図である。 図 2 4は、 本発 明に係る半導体装置のオンチップコンバータの第 5の実施例を示す素子配置およ び配線図である。 図 2 5は、 本発明のオンチップコンパ一夕を用いたフラッシュ メモリを内蔵したマイコンの構成を示す図である。 図 2 6は、 本発明のオンチッ プコンバータを用いたフラッシュメモリを内蔵したマイコンを使ったシステムポ —ドの構成を示す図である。 図 2 7は、 本発明に係る半導体装置を用いたマルチ チップ型半導体装置の一実施例を示す図である。 図 2 8は、 本発明に係る半導体 装置を用いたメモリカードの一実施例を示す図である。 図 2 9は、 チャージボン プ方式の従来昇圧回路の一実施例を示す図である。 図 3 0は、 D C— D Cコンパ 一夕回路の従来ゲート周辺回路を説明する図である。 発明を実施するための最良の形態

図 1は、 本発明のオンチップ型コンバータを用いたフラッシュメモリの昇圧回 路の構成を示す図である。

フラッシュメモリ内部の昇圧電源回路は複数の電圧を出力しメモリセルに供給 するが、 本実施例ではその一部を抜き出して説明する。 1次昇圧回路 1 0 0には フラッシュメモリへの入力電源電圧 1 0 1が入力されている。 そして、 1次昇圧 回路 1 0 0の出力には 2次昇圧回路 2 0 0が接続され、 以下順に N次昇圧回路ま で直列に接続される。 つまり複数段の昇圧回路を直列に接続して、 複数段の昇圧 回路群を構成している。 最終段の N次昇圧回路 9 0 0はその最終段から出力する 出力電圧 9 0 2を制御する電圧制御部 9 1 0を有し、 その先に内部素子のメモリ セル 1 0 0 0が接続される。 第 1段の 1次昇圧回路 1 0 0は昇圧型の D C - D C コンバータ回路であり、 インダクタンス素子 1 1 0， スイッチング素子 1 2 0， ダイオード 1 3 0及びスイッチング素子のゲート駆動回路 1 4 0 , 出力平滑コン デンサ 1 5 0で構成される。 2次昇圧回路 2 0 0から N次昇圧回路 9 0 0は昇圧 型の D C— D Cコンバータ回路か、 チヤ一ジポンプ回路で構成している。

メモリへ書込み， 消去， 読出しなどの要求があった場合、 フラッシュメモリ内 部の昇圧電源回路は所定の電圧をメモリセルへ供給するため、 昇圧動作を開始す る。

図 2に昇圧型の D C— D Cコンバ一タ回路の基本回路図と図 3にその昇圧動作 波形を示す。

まず、 駆動回路 1 4 0の出力信号 C L Kの立上り （ロウ電圧—ハイ電圧） によ り、 1次昇圧回路のスイッチング素子 1 2 0がオンとなり、 インダクタンス素子 1 1 0に電流（I L)を流し、磁界のエネルギを蓄える。次に C L Kの立下り （ハ ィ電圧—ロウ電圧） によりスイッチング素子 1 2 0がオフすると、 インダクタン ス素子の電流が連続して流れるように、 磁界に蓄えられたエネルギによりダイォ ード 1 3 0を介してダイオード電流 （I D) が流れ出力平滑コンデンサ 1 5 0を 充電する。

なお、 ダイオード 1 3 0には MO Sトランジスタのドレインとゲートを接続し た MO S型ダイォードが使われ、 本明細書ではゲ一トと接続されたドレイン側領 域をアノード、 ソース側領域を力ソードと称する。 また、 MO S型ダイオード以 外のショットキ一ダイオード、 P N接合ダイオード等はオンからオフへのリカバ リ特性を考慮することにより、ダイオード 1 3 0として用いることも可能である。 上記のスイッチングを繰り返すことで、 入力電源電圧が昇圧される。 その様子 をィンダク夕ンス素子 1 1 0の出力電圧 V Xと 1次昇圧回路 1 0 0の出力電圧 V out について、 図 3に示した。 昇圧された出力電圧 Vout は 2次昇圧回路の入力 となる。 このときスイッチング素子のオン時間を Ton、 オフ時間を Tof f とし、 Ton の期間に蓄えられた磁束が Tof f の期間に放出するとすれば、出力電圧 Vout は入 力電圧 V inの （Ton+Tof f ) /Tof f 倍となる。 つまり、 スイッチングデューティ 比により昇圧比が決定している。

本実施例においては、 スィツチングデューティ比を一定として固定の昇圧比と することにより、 駆動回路 1 4 0の回路規模の低減が可能となる。

また、 前記スィツチング素子 1 2 0のゲ一トを駆動する駆動回路 1 4 0は、 そ の内部に、 図示していないが、 ゲート用昇圧回路を備えている。 そして入力電源 電圧 1 0 1よりも高い電圧で前記スイッチング素子のゲートを駆動することで、 前記スイッチング素子のゲート幅を縮小することが可能となる。 これにより、 前 記スイツチング素子のレイアウト面積を縮小することが可能となるだけでなく、 前記スイッチング素子のゲート容量とドレイン接合容量が減少し、 それらの容量 の充電損失を削減することが可能となり、 全体の昇圧回路 1 0 0の効率が向上す る。 更に、 前記スイッチング素子をレイアウトする面積が縮小できるので、 それ らの内部の配線長を短縮できるので配線抵抗による損失も削減することができる。 前記駆動回路 1 4 0の内部の前記ゲート用昇圧回路はチャージポンプ回路を用い ているが、 前記駆動回路の出力電圧が入力電源電圧 1 0 1よりも高い電圧であれ ば十分である。 このため、 前記ゲート用昇圧回路の昇圧比は昇圧回路 1 0 0の全 体の昇圧比よりも低くすることが可能となる。 さらに前記ゲート用昇圧回路の負 荷容量は、 前記スイッチング素子のゲート容量のみであり、 前記昇圧回路 1 0 0 の負荷に比べて小さい。 以上のことにより、 前記ゲート用昇圧回路の回路規模は 全体の昇圧回路をチャージポンプ回路で実現した場合よりも縮小できるので、 前 記インダク夕ンス素子 1 1 0の下方に納めることが可能な面積に抑えられる。 本実施例では、 1次昇圧回路以降も D C— D Cコンバ一夕回路を用いる場合に は、 必要に応じ各昇圧回路について、 それぞれ固定の昇圧比で電圧を昇圧する。 そして、 最終段の N次昇圧回路に至ってから、 所定の電圧に制御し、 メモリセル に供給する。 また、 1次昇圧回路以降にチャージポンプ回路を用いる場合にも、 同様に必要に応じ各昇圧回路について、それぞれ固定の昇圧比で電圧を昇圧する。 そして、 最終段の N次昇圧回路に至ってから、 所定の電圧に制御し、 メモリセル に供給する。

また、 最終段の一つ手前の N— 1次昇圧回路で、 所定の電圧に制御し、 さらに 最終段の N次昇圧回路で固定の昇圧比で昇圧した後にメモリセルに供給するよう にしても電圧の制御は可能であり、 駆動回路 1 4 0の回路規模の低減が可能とな る。 さらに、 回路規模の低減と高精度な電圧をえることを両立させるために最終 段 N次昇圧回路と N— 1次昇圧回路の両方で電圧の制御を行うようにしても良い。 本発明によれば、 1次昇圧回路を D C— D Cコンバータ回路とすることで、 入 力電源電圧が 1 V以下程度まで低下しても、 ィンダク夕ンス電流を確保できるよ うスイッチング素子の駆動能力を決めることで昇圧が可能となる。 つまり、 イン ダク夕ンス素子に後段の負荷に必要なエネルギを上回る磁界のエネルギを蓄える ことができれば昇圧が可能となる。また、駆動回路や電圧制御手段も簡単になり、 昇圧電源回路のレイアウト面積を低減できる。

一方、 従来のチャージポンプ回路では電荷をコンデンサに蓄え、 そのコンデン サの片側端子にパルス状のバイアス電圧を加えて電荷を次ステップへ移送する。 そして電荷の逆流を防ぐためのダイォードが各ステップにある。 1ステップ分の 昇圧電圧は電源電圧からダイオード順方向降下電圧を差し引いた電圧となるため、 電源電圧が 1 V程度まで低下するとダイオードの電圧が支配的になり、 ほとんど 昇圧が不可能になる。

図 4は、 最終段の出力電圧の大きさを制御する電圧制御手段 9 1 0の一例を示 すブロックダイアグラムである。 この電圧制御手段 9 1 0は、 ゲートとドレイン を短絡した MO S型のダイオード 9 2 0を、 そのしきい値電圧の和が所定の電圧 となるよう複数個直列に接続し、 かつ、 第 N段目の昇圧回路 9 0 0の出力電圧が 所定の電圧を越えた際に流れる電流が定電流となるような回路としている。 昇圧 回路 9 0 0の出力端子には、 平滑コンデンサ 1 5 1が接続されている。

複数個直列に接続された MO S型ダイオード 9 2 0から取り出される電圧が所 定の電圧を超えると定電流が流れ、 コンパレータ 9 2 2は停止信号を発生し、 電 圧の上昇を阻止する。 一方、 MO S型ダイオード 9 2 0から取り出される電圧が 所定の電圧以下に低下すると、 コンパレー夕 9 2 2は発信器 9 0 4へ起動信号を 与え、第 N段昇圧回路 9 0 0の電圧を制御し、その出力電圧を上昇させる。なお、 この実施例では最終段の昇圧回路に電圧制御手段を設けているが、 最終段付近、 例えばその前段に設け、 最終段は一定の昇圧比とすることも可能である。

このように定電流を適当な定電圧に変換して、 コンパレ一夕 9 2 2によってこ の定電圧と基準電圧を比較することにより、 第 N段目の昇圧回路 9 0 0に入力さ れる発振回路 9 0 4の出力電圧をオン、 オフさせて一定の所定電圧を得る。 した がって、 中間の電圧は固定した昇圧比で大まかに扱い、 最終段の出力電圧のみを 制御することで、 回路規模の縮小が可能となる。

ここで、 スィツチングデューティ比を一定として固定の昇圧比とすることによ り、ゲート駆動回路 1 4 0の回路規模の低減が可能となる理由を詳細に説明する。 まず比較のため、 図 3 0に示す入力電圧 6 1 0 1を出力電圧 6 1 0 2に昇圧する 従来構成の D C— D Cコンバ一夕回路の制御方式について説明する。

上記ゲート駆動回路 1 4 0はゲート制御回路 6 1 4 0に対応している。 まず出 力電圧 6 1 0 2をフィルタ 6 1 4 1を通してフィードバックし、 基準電圧発生回 路 6 1 4 2の出力との誤差を誤差増幅器 6 1 4 3で増幅する。

その後、 誤差増幅器 6 1 4 3の出力と三角波発生回路 6 1 4 4の出力とを比較 器 6 1 4 5により比較してスイッチング素子 1 2 0のオン又はオフを決定し、 ゲ ート駆動回路 6 1 4 6へ信号を送る。 ゲート駆動回路 6 1 4 6は、 スイッチング 素子 1 2 0のオン期間の比率を変化させることで出力電圧を一定に保持する。 このため、フィードバック用のフィル夕 6 1 4 1、基準電圧発生回路 6 1 4 2、 誤差増幅器 6 1 4 3、 三角波発生回路 6 1 4 4及び比較器 6 1 4 5などの回路ブ ロックが必要となる。 一方、 本発明の場合、 D C— D Cコンバータ回路単体では 出力電圧のフィードバックは行わず、 予め設定したスイッチングデューティ比に 従いスィツチング素子 1 2 0を動作させるだけである。

そのため、 上記のフィードバックのル一プ構成は不要となり固定のスィッチン グデューティ比を生成する回路とゲ一ト駆動回路のみで十分であり、 その回路規 摸が低減できる。

さらに、 ゲート駆動回路 1 4 0が単純な構成になるため高周波動作が可能とな る。 その結果、 インダクタンス値を小さく選べるのでインダクタンス素子 1 2 0 の占有面積も低減できる。

ゲート駆動回路 1 4 0を構成する素子の製造上のばらつき等により、 スィッチ ング周波数とスイッチングデューティ比は若干ばらつくが、 上記のようにゲート 駆動回路 1 4 0の規模を絞り、 単純な構成としても昇圧は可能である。

つまり、 次段の第 2段昇圧回路 2 0 0がチャージポンプ回路の場合でも、 ダイ オードの順方向降下電圧の障壁を超える電圧を第 1段昇圧回路 1 0 0から出力で きれば十分であり、 スィツチングデューティ比により決まる昇圧比の精度は粗く てよい。 なお、 ゲ一ト駆動回路 1 4 0の規模は大きくなるが、 スイッチングデュ 一ティ比を安定にするための制御回路を用いることもできる。

さらに、 設計時だけでなく製造時、 動作時においてもスイッチングデューティ 比を外部から設定可能にする手段を設けても良い。 以下、 図 5から図 7にデュ一 ティ比生成回路とそのデュ一ティ比を設定する手段の一例を示す。

図 5はカウン夕と比較器を用いたデューティ比生成回路を示すプロックダイァ グラムである。 その回路の動作は発振器 7 0 0 1から矩形波 7 0 0 2を出力し、 そのパルス数をカウン夕 7 0 0 3で数え、 デューティ比設定部 7 0 0 7で設定し たディジタル値 7 0 0 8とカウンタ出力 7 0 0 4を比較器 7 0 0 5で比較し、 所 望のデューティ比を持つスイッチング信号 7 0 0 6を生成する。

そして、 スイッチング信号 7 0 0 6をゲート駆動回路 1 4 0に入力し、 スイツ チング素子 1 2 0を駆動できるように増幅した後、 ゲートを駆動する。 カウンタ 7 0 0 3として周期値とスィッチオン期間の値の組や周期が固定されたカウン夕 を用いた場合は、 設定値 7 0 0 8はスィッチオンまたはオフ期間の値のみでも良 い。 この様にして発振器 7 0 0 1のデューティ比が管理されていない場合でも所 望のスイッチングデューティ比を得ることが可能となる。

矩形波 7 0 0 2を発生する発振器 7 0 0 1は、 デューティ比生成回路の一部と して配置した図で説明したが、 昇圧比の異なる D C— D Cコンバータ昇圧回路を 複数用いる場合は発振器を共通に用いても良いし、 L S I外部から供給されるク ロックを矩形波 7 0 0 2として用いることも可能である。

なお、 それぞれの昇圧回路のゲート駆動回路のすべてに発振器とデューティ比 生成回路を設けても良い。 また、 発振器を共通とし、 チャージポンプ回路方式の 昇圧回路へはそのまま入力し、 D C— D Cコンバ一夕回路方式の昇圧回路へはデ ユーティ比生成回路を個別に配置することも可能である。 当然デューティ比の等 しい昇圧回路はデューティ比生成回路を共有することが可能である。

図 6は三角波出力の発振器を用いたデューティ比生成回路を示すプロックダイ アグラムである。 デューティ比設定部 7 0 0 7で設定した値 7 0 0 8を基に、 し きい値電圧発生回路 7 1 0 9の出力であるしきい値 7 1 1 0を決める。 そして、 しきい値 7 1 1 0と三角波発振器 7 1 0 1からの三角波の瞬時値 7 1 0 4とを比 較器 7 1 0 5で比較し、 所望のデューティ比を持つスイッチング信号 7 0 0 6を 生成する。

図 7に発振器そのもののデューティ比を変更可能な発振回路の一例を示す。 発 振器 7 5 0 1はデューティ比設定部 7 5 0 7として 2組の C R遅延時定数 （7 5 0 7 a * 7 5 0 7 c と 7 5 0 7 b * 7 5 0 7 d) を持っている。 その比を t l ： t 2とすると、 スイッチング信号 7 0 0 6のデュ一ティ比は、 t 1 ： t 1 + t 2となる。 デュ一ティ比設定部 7 5 0 7は、 抵抗 7 5 0 7 aが調 整可能になっており、 その他の静電容量 7 5 0 7 c、 7 5 0 7 dは等しい値で固 定であり、 抵抗 7 5 0 7 bも固定となっている。

図 6、 図 7で述べたデューティ比設定部 7 0 0 7として、 フユ一ズ、 配線マス クオプション、 コンタクト配置のマスクオプション、 または、 実装時の端子接続 オプション等による配線接続の有無により設定値 7 0 0 8を保持する方法と、 不 揮発性メモリやレジスタなどの.書き換え可能な記憶素子により設定値を保持する 方法がある。 レジスタを用いた場合、 電源投入時に値が定まる必要があり、 不揮 発性メモリ等から設定値を読み込む構成が考えられる。

フューズゃ配線ォプション等の配線接続の変更により、 直接に抵抗値又は容量 値等を変更することも可能であるが、 間接的に設定値としても良い。 逆に、 デュ 一ティ比設定に不揮発性メモリやレジスタ等の値を保持する手段を用いた場合、 その値を基に抵抗値又は容量値等を変更するようにスィッチ素子を切り替える方 法も考えられる。

図 3 0に示した従来の構成の D C— D Cコンバータの比較器は、 電圧を比較す るため差動アンプを構成する必要がある。 しかし、 図 5に示す本発明の実施例の カウン夕を用いたデューティ比設定方式の比較器は、 論理回路で構成が可能であ り、回路面積は差動アンプに比べて小さい。図 6では差動アンプが必要となるが、 フィ一ドバック制御のループを構成せず、 直接デューティ比を設定するので位相 設計が容易となる。

図 5から図 7に示した実施例においては、 スイッチングデューティ比により昇 圧比を間接的に決定しているが、昇圧比をデューティ比に変換するブロック（図示 せず)を設け、 昇圧比を設定値としても良い。

このように昇圧比を設定変更可能とすることにより、 高速動作時はメモリ LSI への入力電圧は 3 Vであるが、 低消費電力動作時は I Vに下がるような場合、 ス イッチングデューティ比を動作モードに応じて LSI内部で変更することにより、単 純な回路構成のままで入力電圧の変化に対応することが可能である。 高速動作品 種と、 低速であるが低消費電力である品種を同一のチップとして製造し、 出荷時 に内部のレジスタを変更し品種を分けることも可能となる。

本実施例によれば第 1段の昇圧回路を D C— D Cコンバ一夕回路とすることで、 入力電源電圧が I V以下程度まで低下しても、 インダクタンス電流を確保できる ようにスイッチング素子 1 2 0の駆動能力を決めることにより昇圧が可能となる。 つまり、 インダクタンス素子 1 1 0に後段の負荷に必要なエネルギを上回る磁界 のエネルギを蓄えることができれば昇圧が可能となる。

また、 駆動回路や電圧制御手段も簡単になり、 昇圧電源回路のレイアウト面積 を低減できる。 一方、 チヤ一ジポンプ回路では電荷をコンデンサに蓄え、 そのコ ンデンザの片側端子にパルス状のバイアス電圧を加えて電荷を次のステップへ移 送する。 そして電荷の逆流を防ぐためのダイォ一ドが各ステップに必要である。

1ステップ分の昇圧電圧は、 電源電圧からダイォ一ドの順方向降下電圧を差し 引いた電圧となるため、 電源電圧が 1 V程度まで低下するとダイオードの電圧が 支配的になり、 ほとんど昇圧が不可能になる。

図 8に本発明のオンチップコンバータの第 1の実施例を示す。 オンチップコン バ一タを構成するインダク夕ンス素子 1 1 0と、 その周辺素子であるスィッチン グ素子 1 2 0 , ダイオード 1 3 0の配置およびィンダク夕ンス素子との接続関係 を示した図であり、 スイッチング素子 1 2 0の形成領域を M、 ダイオード 1 3 0 の形成領域を Dで示した。 また、 図 9に本発明のオンチップコンバータの第 1の 実施例の平面構成を示す。 図 9に示すようにコンバータは半導体チップの一部領 域に形成され、 入力電源電圧 1 0 1を図 1に示した回路 （図 9ではコンバータ部 のみ示す） で昇圧した後にチップ内部の素子 （例えばフラッシュメモリ素子；図 示せず） を駆動する。

インダクタンス素子 1 1 0の第 1の金属配線である金属配線部 1 1 1は、 図 9 の半導体チップ内部にあるフラッシュメモリ素子の信号配線または電源配線に使 われる金属配線の内、 フラッシュメモリ素子では信号配線に使われている 2層目 の金属配線をスパイラル状にしたものであり、 インダク夕ンス素子 1 1 0のコア 部分は金属配線の配線層間絶縁膜および保護絶縁膜で形成される。 従来はチップ内にインダクタンス素子を作り込む場合、 特別に厚さ数/ x mの厚 膜配線プロセスを追加するか、 別プロセスで加工したものを張り合わせて、 直列 抵抗を下げていた。 本発明では、 上で述べたように例えばフラッシュメモリの配 線プロセスに手を加えることなく、 インダクタンス素子 1 1 0をオンチップで作 り込む。

なお、 構造の詳細は、 後ほど並列接続型インダクタンスの説明で略断面図；図 1 6 ( a ) 〜図 1 6 ( c ) を用いて述べる。

入力電源電圧 1 0 1を供給する第 2の金属配線がィンダクタンス素子 1 1 0の 金属配線部 1 1 1の外周端につながり、 金属配線部 1 1 1の内周端から基板側に 下された層間接続配線 1 8 1が、 スィツチング素子 1 2 0とダイオード 1 3 0の 拡散層（図示せず)をつなぐ第 3の金属配線である 1層目の金属配線 m 1と接続す る。 金属配線 m 1は金属配線 m 1 aと m 1 bからなり、 m 1 aはインダクタンス 素子のほぼ一辺と同じ程度に一方向に延び、 それを境にしてスィツチング素子 1 2 0の形成領域 Mとダイオード 1 3 0の形成領域 Dが分割され、 m 1 bは m 1 a の複数ケ所から m l aとは直交方向に延び、 スイッチング素子 1 2 0とダイォ一 ド 1 3 0の拡散層 （図示せず） と接続される。 なお、 簡単のために図 8 , 図 9で は、 スイッチング素子 1 2 0およびダイオード 1 3 0とインダクタンス素子 1 1 0間の金属配線についてのみ示し、その他の配線は省略した（特に説明なければ、 以下の図においても同様）。

また、 図 8においてインダクタンス素子 1 1 0の金属配線部 1 1 1の形状を簡 単のために四角形としたが、八角形や十六角形など、他の多角形であっても良い。 以下の実施例においても同様である。

本実施例のように、 インダクタンス素子 1 1 0の真下にスイッチング素子 120 とダイオード 1 3 0を設け、 金属配線部 1 1 1の内周端から半導体基板側に向か つて下した層間接続配線 1 8 1を、 スィツチング素子 1 2 0とダイォ一ド 1 3 0 の拡散層をつなぐ 1層目の金属配線 m 1に接続させることにより、 素子間の配線 抵抗および寄生インダクタンスを小さくできるので、 電源の効率を下げずにオン チップコンパ一夕の小形化が図れ、 スイッチング時のノイズも減らすことができ る。

図 10に本発明のオンチップコンバータの第 2の実施例を示す。 オンチップコ ンバ一夕を構成するインダクタンス素子 110と、 その周辺素子であるスィッチ ング素子 120， ダイオード 130の配置およびインダク夕ンス素子との接続関 係を示した図であり、 スイッチング素子 120の形成領域を M、 ダイオード 13 0の形成領域を Dで示した。

図 11は本発明のオンチップコンバータの第 2の実施例の略断面を示す図であ る。図 11において、 1200は MOSトランジスタ （スイッチング素子 120) や M OSダイオード（ダイオード 130)が形成されるゥエル拡散層、 120D、 120 Sは各々スイッチング素子のドレイン領域、ソース領域を形成する拡散層、 130A、 13 OKは各々ダイオードのアノード領域、 力ソード領域を形成する 拡散層である。

スイッチング素子 120の形成領域 Mには、 Mlと M2の 2つのトランジスタ がソース領域を形成する拡散層 120 Sを共有して設けられており、 コンタクト 配線を介して拡散層 120 Sに接続された 1層目 （金属） 配線はグランド電位に 固定された GND配線である。 また、 ダイオード 130の形成領域 Dには、 D1 と D 2の 2つの MOSダイオードが力ソード領域を形成する拡散層 130Kを共 有して設けられており、 コンタクト配線を介して拡散層 130Kに接続された 1 層目 （金属） 配線はコンバータ回路の出力電位となる Vou t配線である。 ゲー ト配線のうち、 Gで示した配線がスイッチング素子 120のゲート部であり、 コ ンタクト配線および 1層目 （金属） 配線を介して拡散層 120D (13 OA) と 接続された配線が MOSダイオード 130のゲート部である。

そして、 スイッチング素子 120およびダイオード 130はそれぞれ複数に分 割され、 スイッチング素子 120のドレイン領域とダイオード 130のアノード 領域が向かい合って配置され、 両領域は同じ拡散層 120D (130A) に形成 されている。 M1とD2、 あるいは M 2と D 1を組合せユニットと称し、 スイツ チング素子 120とダイオード 130は、 組合せュニットを複数組並列に接続し た構成になっている。 このような構成にすることにより、 図 8に示した第 1の実施例と比べてスィッ チング素子 1 2 0とダイオード 1 3 0間の配線距離が短くなり、 配線抵抗や寄生 のインダクタンスが減るので、 インダク夕ンス素子の小型化やスイッチングノィ ズの低減が図れる。

以上述べたように、 スイッチング素子 1 2 0の真下にスイッチング素子 1 2 0 とダイオード 1 3 0を設け、 金属配線部 1 1 1の外周端から基板側に下した層間 接続配線 1 8 1を、 スィツチング素子 1 2 0とダイォード 1 3 0の拡散層をつな ぐ 1層目の金属配線 m lと接続されることにより、 素子間の配線抵抗および寄生 ィンダク夕ンスを小さくできるので、 電源の効率を下げずにオンチップコンバ一 夕の小形化が図れ、 スイッチング時のノイズも減らすことができる。

図 1 2に本発明のオンチップコンバータの第 3の実施例を示す。 本実施例は、 図 8においてインダクタンス素子 1 1 0の金属配線部を複数個並列にしたもので ある。 先の実施例 （図 8 ) でも述べたように、 金属配線部 1 1 1、 1 1 2は、 半 導体チップ内部にあるフラッシュメモリ素子の信号配線または電源配線に使われ る金属配線の内、 フラッシュメモリ素子では各々信号配線と電源配線に使われて いる 2層目と 3層目の金属配線をそのまま使つて各々形成されている。

複数の異なる配線層で平面形状を同一にしたスパイラル状インダクタンス素子 の金属配線部 1 1 1， 1 1 2を、 それらに電流を流した場合にできる磁束の向き が同じでかつ互いに磁束が貫くように重ね合わせて形成しこれらを並列に接続す ることが重要である。 磁束が互いに干渉しないような配置で単一配線層のィンダ クタンス素子を並列接続した場合には、 抵抗は k分の 1 ( kは並列に接続したィ ンダクタンス素子の数） になるが、 インダクタンス値も k分の 1に減少する。 磁 束が同じ方向に互いに貫くように重ねることで、 抵抗を k分の 1としながらイン ダクタンス値をもとの 1層分のインダクタンス素子とほぼ同じにできる。 これに より、 フラッシュメモリ等の通常の L S I配線プロセスに手を加えることなく、 低抵抗なインダクタンス素子をオンチップで作り込むことができる (図示はして いないが、 各層間をスルーホール等で同電位の部分を接続してもよい）。

並列に接続したインダクタンス素子を形成する金属配線部 1 1 1、 1 1 2は、 各々スパイラル状であれば必ずしも同一形状、 同一サイズでなくても良く、 例え ば 1 11の形状は四角形で、 112の形状は八角形でも、 互いに磁束が貫いてい れば良い。 また図 13に示すように、 111を 112に投影させた際に、 11 1 および 112のスパイラル中心点 11 1 a、 112 aが、 互いに他のスパイラル 状金属配線部から外れていなければ、中心点が必ずしも一致していなくても良い。 また、 多層の配線で並列接続したインダクタンス素子とすることにより、 スィ ツチング素子 120の動作を高周波ィヒした際の表皮効果による抵抗上昇も抑える こともできる。 インダク夕ンス素子をより小さくするためには高周波スィッチン グが必要となるが、 周波数が 20 MHzを超えると表皮効果が現れ、 導体の表面 のみに電流が集中する。 この場合、 例え厚さ数; mの配線で低抵抗なインダクタ ンス素子を構成したつもりでも、 導体断面の全体に電流が流れることができない ので抵抗値が上昇する。 ところが、 複数配線層を並列に接続して構成したインダ ク夕ンス素子では、 合計の断面積が同じ場合でもその導体表面積が厚膜配線より も大きいので、表皮効果による抵抗の上昇が少なく抑えられるという利点がある。 図 14に本発明のオンチップコンパ一夕の第 4の実施例を示す。 本実施例は、 図 12において金属配線部 111および 112を各々 3層目配線， 4層目配線で 形成し、 1層目配線と 2層目配線でスイッチング素子 120とダイオード 130 の拡散層 （図示せず） をつなぐ金属配線 mlを形成した時の実施例である。 1層 目の金属配線のシ一ト抵抗が大きい時に金属配線部とスィツチング素子やダイォ ―ド間の配線抵抗を下げるのに有効である。

図 12に示したインダクタンス素子の金属配線部 111の平面図を図 15に、 その A— A' ， B-B' ， C-C 断面図を各々図 16 (a) 〜図 16 (c) に 示す。

図 15において、 180 a〜 189 aは各々層間接続配線 180〜189と金 属配線部 111の接続点を示したものである。

各々図 16 (a) 〜図 16 (c) において、 インダク夕ンス素子 110は、 2 層目および 3層目の金属配線とその層間に設けられた配線層間絶緣膜および保護 絶縁膜からなる並列接続型のインダクタンス素子である。 つまり金属配線と配線 層間絶縁膜からなる複数層が並列に複数接続されたィンダク夕ンス寒子である。 そして、 インダク夕ンス素子を形成する金属配線は、 図 1 2および図 1 5に示さ れるような複数層の金属配線からなるスパイラル状の配線であり、 スパイラル状 配線の外周端には入力電源電圧 1 0 1が供給される。 各スパイラル状配線におい て、 外周端は層間接続配線 1 8 0で互いに接続され、 内周端から基板側に下した 層間接続配線 1 8 1が 1層目の金属配線 m 1 aと交わる；図 1 6 ( a ) ₀ そして、 金属配線 m l aはインダク夕ンス素子のほぼ一辺と同じ位に B— B ' 方向に延び る；図 1 6 ( b)。金属配線 m l aを境にしてスイッチング素子 1 2 0の形成領域 M (図 1 6の 1 2 0 a ) とダイオード 1 3 0の形成領域 D (図 1 6の 1 3 0 a ) が分割され、 m 1 aの複数ケ所から C一 C ' 方向に金属配線 m 1 bが延び；図 1 2、 スイッチング素子 1 2 0とダイオード 1 3 0の拡散層 （図示せず） と接続さ れる；図 1 6 ( c

図 1 7は本発明の昇圧回路と従来昇圧回路について、 7 Vまで 1次昇圧電圧し た時の面積比と電源電圧の関係を示した説明図である。 チャージポンプ回路を用 いた従来昇圧回路では電源電圧の低下と共に回路面積が増加し、 電源電圧が 2 V 以下で面積が急激に大きくなるのに対して、 本発明の昇圧回路を用いれば回路面 積の増加はほとんど無く、 約 2 . 5 V で従来回路方式より面積が小さくなる。 従 来昇圧回路の面積が電源電圧 2 V以下で急激に大きくなる理由は、 チャージボン プ回路ではポンプー段あたりの昇圧電圧が、 電源電圧から M〇 S型ダイォード降 下電圧 （基板バイアスの影響を受け、 およそ I V以上） を差し引いた電圧になる ため、 昇圧に必要なチャージポンプ回路の段数が増大するためである。 これに対 して本発明では、 第 1次昇圧回路出力電圧 1 0 2が 7 V程度の場合、 1段で昇圧 することが可能なため、 MO S型ダイォ一ド降下電圧の影響はあまり受けない。 図 1 8は本発明の昇圧回路と従来昇圧回路について、 7 Vまで 1次昇圧電圧し た時の面積比と動作周波数の関係を示した説明図である。 昇圧回路の動作周波数 がおよそ 1 0 MH z以上になると、 本発明の昇圧回路の方が従来の昇圧回路より もサイズが小さい。 これは、 チャージポンプ回路のサイズをほぼ決めているコン デンサのサイズが、 ポンプの切り換え動作周波数に反比例するのに対して、 D C 一 D Cコンバ一夕回路のサイズをほぼ決めているィンダク夕ンス素子のサイズは、 スイッチング周波数の 2乗に反比例するためである。

図 1 9に本発明のオンチップコンパ一夕の第 5の実施例を示す。 簡単のために スィツチング素子 1 2 0、 ダイオード 1 3 0の配置は図示しないが、 図 1 2に示 したコンバータと同等の構成でサイズを小さくしたものが 4個並んでいる。 図 2 に示した D C— D Cコンバ一夕回路の最大消費電流と平均電流は、 ィンダクタン ス電流 ILによつて決まり、 最大電流は大きくなり平均電流のおよそ 2倍である。 このため、 フラッシュメモリの入力電源への負担が大きくなる場合がある。

これを解決するために、 図 1 9に示すように、 図 1 2のインダク夕ンス素子 1 1 0を合計のインダクタンス値が同じとなるように複数組 （図では 1 1 0 a、 1 1 0 b、 1 1 0 c , 1 1 0 dの 4組） に分割すると共にスイッチング素子も 4個 設け、 図 2 0に示すようにスイッチングの位相に差を付けて並列動作させ、 イン ダク夕ンス電流の合計のピークを低減する。

インダクタンス素子一つの面積を k分の 1とし、 k個並列動作の場合、スィッチ ング周波数を (k³)倍とすれば平均電流は k分割前と同一となる。各相の最大電流 は k分の 1となり、 その合計は 1より小さくなるため合計の最大電流を減らすこ とが可能となる。 更に、 スイッチングの位相を周期の k分の 1ずつ差をつけて並 列動作させるとィンダク夕ンス電流の合計は最も小さくすることができ、 最大電 流を低減できる。

また、昇圧比とスィツチングデューティ比の関係は前述したが、この昇圧比（= スイッチングデュ一ティ比の逆数） と昇圧回路並列分割数を等しくし、 スィッチ ング周期を等分割するように位相差を設けて動作すると、 各相の合計電流のリッ プルがなくなり、 平均電流と合計最大電流がほぼ一致するようにできる。 また、 分割した場合はィンダク夕ンス素子の配置に自由度が増す。 例えば正方形領域だ けでなく長方形の領域にも配置が可能となる。

図 2 1は図 1の実施例の N= 2の場合で、 かつ、 第 1段の昇圧回路 1 0 0の出 力にリミッタ 1 0 3を配置する。 この場合、 第 2段の昇圧回路 2 0 0の動作開始 に備えて予め昇圧を中間段階まで進めておくことができるため、 全体の昇圧動作 が速くなり、 メモリアクセス速度が向上する。 なお、 リミッタ 1 0 3、 2 0 3に は、 図 1の電圧制御手段 9 1 0の一例として説明したものと同様の回路方式を用 いることができる。

図 2 2は、 本発明の他の実施例であるフラッシュメモリ内部の昇圧回路の構成 を示す図である。 フラッシュメモリ内部の昇圧電源回路は、 複数の電圧を出力し メモリセルに供給するが、 本実施例ではその一部を抜き出して説明する。 第 1段 の昇圧回路 5 1 0 0にはフラッシュメモリへの入力電源電圧 5 1 0 1が入力され ている。

そして、 第 1段の昇圧回路 5 1 0 0の出力には第 2段の昇圧回路 5 2 0 0が接 続され、 以下順に N段昇圧回路まで直列に接続される。 N段昇圧回路 5 9 0 0は その出力電圧 5 9 0 2を制御する電圧制御手段 5 9 1 0を有し、 その先にメモリ セル 1 0 0 0が接続される。 第 1段昇圧回路 5 1 0 0はチヤ一ジポンプ回路であ り、 第 2段昇圧回路 5 2 0 0は D C—D Cコンバータ回路を用いる。

ここでは図示していないが第 3段昇圧回路から第 N段昇圧回路 9 0 0は昇圧型 の D C— D Cコンパ一夕回路か、 チャージポンプ回路で構成している。 第 1段昇 圧回路にチャージポンプ回路を用いて入力電源電圧 V i nを a倍に昇圧した場合、 第 2段昇圧回路の入力最大電流 I i n 2はインダクタンス素子とスイッチング素 子の直流抵抗を R d cとしたとき I i n 2 = a * V i n/R d c となる。

インダクタンス値を Lとすれば蓄えられるエネルギは l/2L*I in2*I in2となるた め、 入力電源電圧をそのまま D C— D Cコンパ一夕回路に入力するよりも蓄えら れるエネルギが aの 2乗倍となる。 このような理由から、 第 1段昇圧回路をチヤ —ジポンプ回路とし、第 2段昇圧回路を D C— D Cコンバ一夕回路とすることで、 効率的な昇圧回路を構成できる

ただし、第 1段昇圧回路の昇圧比を第 2段昇圧回路の昇圧比よりも高くすると、 逆にチャージポンプ回路の規模が大きくなるため面積が増大する可能性がある。 このため第 1段昇圧回路の昇圧比よりも第 2段の昇圧回路の昇圧比を大きくする ことが必要となる。

図 2 3に本発明のオンチップコンバータを用いた降圧回路の実施例を示す。 コ ンパ一夕回路は、 インダク夕ンス素子 110， スイッチング素子 121， ダイォ ード 131， スィツチング素子のゲート駆動回路 141， 出力電圧を制御する制 御回路 142、 および出力平滑コンデンサ 151で構成される。 本コンパ一夕回 路に入力された高電圧 1010は所定の低電圧 1020となって出力される。 オンチップコンパ一夕を形成するインダク夕ンス素子 110とその周辺素子で あるスイッチング素子 121, ダイオード 131の配置， 配線と平面構成および 断面構成は、 素子の極性を除けば各々図 8, 図 10， 図 12, 図 14と図 9， 図 11および図 16 (a) 〜図 16 (c) とほぼ同じであるが、 図 24に示すよう にインダクタンス素子 110の金属配線部 111には、 入力電源電圧 101を供 給する配線ではなくて、 降圧された電圧を出力する第 4の金属配線がつながる。 また、 図 11に示した構成と同様に、 スイッチング素子 121とダイオード 1 31を組合せユニットが並列に複数組接続された構成にする場合、 組合せュニッ トを、 スィツチング素子のソース領域とダイオードのカソ一ド側領域を互いに向 き合わせて半導体基板上に配置し、両領域を電気的に接続した構成にすれば良い。 尚、 本実施例の降圧回路は、 図 1に記載の昇圧回路 100， 200， 900と 同様に複数段備えても良い。

つまり、 入力電圧に対して 1次の降圧回路又は、 それらを複数用いた複数段の 降圧回路群により降圧され、 最終段の降圧回路から出力される降圧された最終出 力電圧を制御する電圧制御部を備えた半導体装置の構成とすることができる。 図 25に本発明のオンチップ DC— DCコンバータを用いたフラッシュメモリ 内蔵マイコンの構成を示す。 フラッシュメモリ内蔵マイコン 300は、 CPU 3 10、 フラッシュメモリ 320、 RAM330、 I /O部 340などから成る。 I /O部 340にはシリアル I/O、 プログラマブル入出力ポート、 A— D変換、 D 一 A変換などが含まれる。 そしてフラッシュメモリ 320では、 例えば図 1で示 された昇圧回路および図 4で示されたオンチップコンバ一夕が用いられている。 図 26は、 本発明のオンチップコンパ一夕を用いたフラッシュメモリ内蔵マイ コン 300を使ったシステムボード 3000の構成を示したものである。 システ ムボード 3000には、 フラッシュメモリ内蔵マイコン 300の他に、 マイコン 制御の対象となる応用システム用の L S Iや個別部品 3 1 0 0が搭載されており、 システムポ一ド 3 0 0 0はパソコン 3 2 0 0とシリアル I /F等で接続され、応用 システムのアプリケーションプログラムがパソコン 3 2 0 0からフラッシュメモ リ内蔵マイコン 3 0 0の内蔵フラッシュメモリ 3 2 0に転送、 書込みされる。 本実施例で示したフラッシュメモリ内蔵マイコン 3 0 0は、 エンジン制御ゃポ ディ制御などの車載マイコンや、 プラズマディスプレイパネル （P D P ) や D V D関連機器などのシステム制御マイコンとして幅広い用途に適用可能である。 図 2 7に本発明の半導体装置を複数個重ねて実装する際に用いる 2種類の半導 体装置 1 0および 2 0の内部ブロック構成図を、 図 2 8に半導体装置 1 0および 2 0を重ねてカードに実装したマルチチップ型半導体装置の略断面構成図を示す。 図 2 7において、 1 0は第 1の半導体装置、 2 0は第 2の半導体装置、 1 1， 2 1はメモリセル領域、 1 2， 2 2は周辺回路領域、 1 1 1 0 , 1 1 2 0は本発明 で述べた 1次昇圧回路 1 0 0を含む昇圧回路領域である。 ここで半導体装置 2 0 は、 半導体装置 1 0の素子レイアウトを鏡反転した構成をもつ。 このため、 半導 体装置 1 0の昇圧回路領域 1 1 1 0内部にあるインダク夕ンス素子 1 1 0はチッ プの左半分の領域に、 半導体装置 2 0の昇圧回路領域 1 1 2 0内部にあるインダ クタンス素子 1 1 0はチップの右半分の領域に設けられている。図 2 8において、 4 0はメモリカード、 3 0は C P U、 3 1は C P Uと第 1の半導体素子 1 0およ ぴ第 2の半導体素子 2 0の電極パッド間を結ぶボンディングワイヤである。 そし て、 半導体装置 1 0 , 2 0の a— a ' 断面、 b— b ' 断面が各々図 2 8の断面と なるように重ねられている。 例えば図 2 8において、 半導体装置 1 0の昇圧回路 領域 1 1 1 0の図面奥側は周辺回路領域 1 2となる。

本発明の昇圧回路を適用した半導体装置を適用したメモリカードの構成を以下 に記します。

本発明は、電源電圧を所定の最終出力電圧まで昇圧する複数段の昇圧回路群と、 その最終段付近の昇圧回路に接続され、 且つ最終出力電圧を制御する電圧制御部 と、 その最終出力電圧が供給される内部素子とを備え、 最初段の昇圧回路は、 ィ ンダク夕ンス素子と、 スイッチング素子と、 ダイオードと、 そのスイッチング素 子を駆動する駆動回路とを有するコンパ一夕回路を備え、 スイッチング素子とダ ィ

オードの一部は、 インダク夕ンス素子の下方に配置された半導体装置と、 制御す る C P Uとを備え、 その半導体装置は複数有し、 各々の半導体装置はボンディン グワイヤで C P Uと接続され、 各々の半導体装置は重ね合わせて配置され、 隣接 する半導体装置内のィンダク夕ンス素子は、 ィンダク夕ンス素子の真上方向及び 真下方向には他の半導体装置内のインダク夕ンス素子が互いに重なり合わないよ うに配置された構成である。

このように半導体装置を複数個重ねて実装する場合、 隣接する半導体装置間で インダク夕から発生する磁束同士が干渉して、 動作が不安定になることも起こり 得る。 そこで、 その様な場合には図 2 7に示すような第 1， 第 2の半導体装置を 図 2 8に示すように互いに重ね合わせることにより、 インダクタンス素子は互い に上下で重なり合わないので、 磁束同士の千渉は生じない。

なお、 以上で述べた実施例では本発明を適用した半導体装置としてフラッシュ メモリを例にとり説明したが、 電源電圧よりも高い電圧を内部回路で発生し、 内 部の素子を駆動するもの全てに対して本発明は適用できる。 不揮発性メモリやそ の他メモリ以外の半導体装置、 例えばマイクロプロセッサ Zコント口一ラなどの 半導体装置に適用可能であり、 乾電池 1本の電圧で駆動できるようになるなどの 効果がある。

また図 2 8において、 フラッシュメモリと共に S RAMや D R AM等のメモリ を重ね合わせてもよい。

更に本発明によれば、 電源電圧を 1 V程度まで下げることが可能で実装面積も 小さくなるので、 本発明の半導体装置またはマルチチップ型半導体装置を携帯電 話や P D A等の携帯電子機器に適用すれば、 機器の低消費電力化， 小型化、 かつ 実装コストの低減が可能となる。

以上の説明で使用した符号は、 次の部品を示している

1 0…第 1の半導体装置、 1 1， 2 1…メモリセル領域、 1 2 , 2 2 ···周辺回 路領域、 2 0…第 2の半導体装置、 3 0〜C P U、 4 0…メモリカード、 1 0 .0 … 1次昇圧回路、 101…入力電源電圧、 102… 1次昇圧回路の出力電圧、 103， 203…リミッタ、 104， 204…発信器、 110…インダク夕ンス 素子、 120, 121…スイッチング素子、 130， 131， 170…ダイォー ド、 140， 141…スィツチング素子のゲート駆動回路、 142…制御回路、 150, 151…出力平滑コンデンサ、 160…コンデンサ、 200— 2次昇圧 回路、 900〜N次昇圧回路、 902…出力電圧、 910…電圧制御部、 100(^- メモリセル、 1110， 1120…昇圧回路領域。 産業上の利用可能性

本発明では、 電源の効率を下げずに小型化が図れ、 スイッチング時のノイズを 低減できる半導体装置及びそれを用いたメモリ力一ドを提供することができる。

Claims

請求の範囲

1 . 電源電圧を所定の最終出力電圧まで昇圧する複数段の昇圧回路群と、 前 記昇圧回路群の最終段付近の昇圧回路に接続された出力電圧制御手段と、 前記昇 圧回路群の出力が供給される内部素子とを備え、 前記昇圧回路群のうち、 電源電 圧を第 1次電圧まで昇圧する第 1段昇圧回路は、 インダク夕ンス素子、 スィッチ ング素子およびダイォードを含むコンバ一夕回路で構成され、 前記第 1次電圧を 所定の最終電圧まで昇圧する第 1段目以降の昇圧回路は、 キャパシタンス素子と ダイオードを含むチャージポンプ回路、 またはインダク夕ンス素子、 スィッチン グ素子およびダイオードを含むコンバータ回路で構成され、 前記昇圧回路を構成 するインダクタンス素子、 スイッチング素子、 およびダイオード、 前記出力電圧 制御手段、 前記内部素子は半導体基板上に形成され、

前記出力電圧制御手段は、 前記最終段付近の昇圧回路を制御し、 その出力を前 記内部素子に供給することを特徴とする半導体装置。

2 . 電源電圧を所定の最終出力電圧まで昇圧する複数段の昇圧回路群と、 前 記昇圧回路群の最終段付近の昇圧回路に接続された出力電圧制御手段と、 前記昇 圧回路群の出力が供給される内部素子とを備え、 前記昇圧回路群のうち、 電源電 圧を第 1次電圧まで昇圧する第 1段昇圧回路は、 キャパシ夕ンス素子とダイォ一 ドを含むチャージポンプ回路で構成され、 前記第 1次電圧を所定の最終電圧まで 昇圧する第 1段目以降の昇圧回路のいずれかの昇圧段は、 インダクタンス素子、 スイッチング素子およびダイオードを含むコンパ一夕回路で構成され、 前記昇圧 回路を構成するインダクタンス素子、 スイッチング素子、 およびダイオード、 前 記出力電圧制御手段、 前記内部素子は半導体基板上に形成され、

前記出力電圧制御手段は、 前記最終段付近の昇圧回路を制御し、 その出力を前 記内部素子に供給することを特徴とする半導体装置。

3 . 請求項 2記載の半導体装置において、前記第 1段昇圧回路の昇圧比が、前 記第 1段目以降にあるコンバータ回路の昇圧比より小さい半導体装置。

4. 請求項 1記載の半導体装置において、 前記電源電圧が 2 . 5 V以下である

5 . 請求項 1記載の半導体装置において、 前記コンパ一夕回路のうち、 少な くとも一つのコンバータ回路は、 昇圧動作時に昇圧比が設定値に維持されるよう にした半導体装置。

6 . 請求項 1記載の半導体装置において、 前記コンバータ回路のうち、 少なく とも一つのコンバータ回路において、 昇圧動作時に昇圧比が設定値に維持される ようにし、 かつ、 その昇圧比を任意に設定する手段を有する半導体装置。

7 . 請求項 1記載の半導体装置において、 前記コンバータ回路のうち少なくと も一つのコンパ一夕回路は、 昇圧動作時のスイッチングデューティ比が設定値に 維持されるようにした半導体装置。

8 . 請求項 1記載の半導体装置において、 前記コンバータ回路のうち少なくと も一つのコンパ一夕回路は、 そのスイッチング周波数が 1 0 MH z以上である半導 体装置。

9 . 請求項 1記載の半導体装置において、 前記インダクタンス素子が複数層の 金属配線と、 その配線層間に設けられた絶縁膜からなり、 前記複数層の金属配線 が並列に接続された並列接続型のィンダクタンス素子である半導体装置。

1 0 . 請求項 9記載の半導体装置において、 前記インダクタンス素子を形成す る金属配線がスパイラル状の配線であり、 前記スパイラル状配線の外周端は前記 電源電圧を供給する配線に接続され、 内周端はインダクタンス素子下側の素子領 域に形成された前記スイッチング素子の拡散層へ金属配線を介して接続されてい る半導体装置。

1 1 . 請求項 1記載の半導体装置において、 電源電圧より高い電圧を印加して 動作させる前記内部素子が、 不揮発性メモリである半導体装置。

1 2 . 請求項 1記載の半導体装置の半導体装置を用いたメモリカード。

1 3 . 電源電圧を所定の最終出力電圧まで昇圧する複数段の昇圧回路群と、 前記複数段の昇圧回路群内の昇圧回路に接続され、 最終段付近の出力電圧を制 御する電圧制御部と、

前記複数段の昇圧回路群からの最終出力電圧が供給される内部素子とを有し、 前記複数段の昇圧回路群内に、 少なくともインダクタンス素子と、 スィッチン グ素子と、 ダイオードと、 前記スイッチング素子を駆動する駆動回路とを有する コンパ一夕回路を有し、

前記コンバータ回路の前記インダクタンス素子は、 前記内部素子の信号配線ま たは電源配線に使われる金属配線と同一の工程で形成される金属配線を少なくと も含むことを特徴とする半導体装置。

1 4. 請求項 1 3記載の半導体装置において、 前記インダク夕ンス素子は、 複 数層の金属配線が並列に接続された並列接続型のィンダク夕ンス素子であること を特徴とする半導体装置。

1 5 . 請求項 1 3記載の半導体装置を用いたメモリカード。

1 6 . 請求項 1 4記載の半導体装置において、 前記半導体装置はフラッシュメ モリまたはフラッシュメモリ内蔵マイコンであることを特徴とする半導体装置。

1 7 . 請求項 1 4記載の半導体装置において、 前記インダク夕ンス素子を形成 する前記複数層の金属配線が、 それらを投影して重ねた際にィンダクタンス素子 を形成する各金属配線の各領域の中心点が互いに他の金属配線の領域内にあるこ とを特徴とする半導体装置。

1 8 . 電源電圧を所定の最終出力電圧まで昇圧する複数段の昇圧回路群と、 前 記複数段の昇圧回路群内の昇圧回路に接続され、 最終段付近の出力電圧を制御す る電圧制御部と、 前記複数段の昇圧回路群からの最終出力電圧が供給される内部 素子とを有し、前記複数段の昇圧回路群内に、少なくともインダクタンス素子と、 スイッチング素子と、 ダイオードと、 前記スイッチング素子を駆動する駆動回路 とを有するコンバータ回路を有し、 前記コンバータ回路の前記インダクタンス素 子は、 前記内部素子の信号配線または電源配線に使われる金属配線と同一の工程 で形成される金属配線を少なくとも含む半導体装置を複数有し、

複数の前記半導体装置は、 各々重ね合わせて配置され、 隣接する前記半導体装 置内の前記インダク夕ンス素子は、 前記インダクタンス素子の真上方向及び真下 方向には他の半導体装置内のインダクタンス素子が互いに重なり合わないように 配置されていることを特徵とするマルチチップ型半導体装置。

1 9 . 請求項 1 8記載のマルチチップ型半導体装置において、 前記複数の半導体装置は半導体チップ上に形成され、

前記半導体装置の前記ィンダク夕ンス素子を半導体チップの一方半分側の一部 に形成し、 前記半導体装置に隣接する他の半導体装置のインダク夕ンス素子をチ ップの他方半分側の一部に形成することを特徴とするマルチチップ型半導体装置。

2 0 . 請求項 1 8記載のマルチチップ型半導体装置において、

前記ィンダクタンス素子は、 複数層の金属配線が並列に接続された並列接続型 のインダクタンス素子であることを特徴とするマルチチップ型半導体装置。

2 1 . 請求項 1 8記載のマルチチップ型半導体装置において、

前記半導体装置はフラッシュメモリまたはフラッシュメモリ内蔵マイコンであ ることを特徴とするマルチチップ型半導体装置。

2 2 . 請求項 1 8記載のマルチチップ型半導体装置において、

前記インダクタンス素子を形成する前記複数層の金属配線が、 それらを投影し て重ねた際にインダク夕ンス素子を形成する各金属配線の各領域の中心点が互い に他の金属配線の領域内にあることを特徴とするマルチチップ型半導体装置。

2 3 . 電源電圧を所定の最終出力電圧まで昇圧する複数段の昇圧回路群と、 前記複数段の昇圧回路群内の昇圧回路に接続され、 最終段付近の出力電圧を制 御する電圧制御部と、

前記複数段の昇圧回路群からの最終出力電圧が供給される内部素子とを有し、 前記複数段の昇圧回路群内の第 1段の昇圧回路は、 インダクタンス素子と、 ス イッチング素子と、 ダイオードと、 前記スイッチング素子を駆動する駆動回路と を有するコンバータ回路を有し、

前記コンバータ回路の前記スイッチング素子及び前記ダイオードの一部は、 前 記インダクタンス素子の下方に配置されたことを特徴とする半導体装置。

2 4. 入力電圧を所定の最終出力電圧まで降圧する降圧回路と、

前記降圧回路は、インダクタンス素子と、スイッチング素子と、ダイオードと、 前記スィツチング素子を駆動する駆動回路と、 出力電圧を制御する制御回路とを 有するコンバータ回路を有し、

前記コンバータ回路の前記スィツチング素子及び前記ダイォードの一部は、 前 記インダクタンス素子の下方に配置されたことを特徴とする半導体装置。

2 5 . 請求項 2 3記載の半導体装置において、

前記ィンダク夕ンス素子を形成するスパイラル状に配線された第 1の金属配線 と、

前記第 1の金属配線の外周端に接続され、 前記電源電圧を供給する第 2の金属 配線と、

前記第 1の金属配線の内周端に接続され、 前記内周端から下方に形成された前 記スィツチング素子及び前記ダイォ一ドの拡散層へ向けて配線された層間接続配 線と、

前記スィッチング素子及び前記ダイオードの拡散層間を接続する第 3の金属配 線と、 を有することを特徴とする半導体装置。

2 6 . 請求項 2 4記載の半導体装置において、

前記ィンダク夕ンス素子を形成するスパイラル状に配線された第 1の金属配線 と、 前記第 1の金属配線の内周端に接続され、 前記内周端から下方に形成された 前記スィッチング素子及び前記ダイォードの拡散層へ向けて配線された層間接続 配線と、 前記スィツチング素子及び前記ダイォードの拡散層間を接続する第 3の 金属配線と、 前記第 1の金属配線の外周端に接続され、 降圧された前記最終出力 電圧を出力する第 4の金属配線と、 を有することを特徴とする半導体装置。

2 7 . 請求項 2 3記載の半導体装置において、

前記スイッチング素子及び前記ダイオードは、 前記スイッチング素子のドレイ ン側領域と前記ダイォードのアノード側領域が互いに向き合って半導体基板上に 配置され、 かつ両領域が電気的に接続されたスィツチング素子とダイォードの組 合せュニットを、 少なくとも 2組以上並列に接続した構成を有することを特徴と する半導体装置。

2 8 . 請求項 2 4記載の半導体装置において、

前記スィツチング素子及び前記ダイォ一ドは、 前記スィツチング素子のソース 側領域と前記ダイォ一ドのカソード側領域が互いに向き合って半導体基板上に配 置され、 かつ両領域が電気的に接続されたスィツチング素子とダイォードの組合 せュニットを、 少なくとも 2組以上並列に接続した構成を有することを特徴とす る半導体装置。

2 9 . 請求項 2 3記載の半導体装置において、

前記ィンダク夕ンス素子は、 前記第 1の金属配線と配線層間絶縁膜とを有する 複数層が並列に複数接続されたことを特徴とする半導体装置。

3 0 . 請求項 2 3記載の半導体装置において、

前記半導体装置は不揮発性メモリまたは不揮発性メモリ内蔵マイコンであるこ とを特徴とする半導体装置。

3 1 . 請求項 3 0記載の半導体装置において、

前記不揮発性メモリまたは不揮発性メモリ内蔵マイコンは、 フラッシュメモリ またはフラッシュメモリ内蔵マイコンであることを特徴とする半導体装置。

3 2 . 電源電圧を所定の最終出力電圧まで昇圧する複数段の昇圧回路群と、 前 記複数段の昇圧回路群内の昇圧回路に接続され、 最終段付近の出力電圧を制御す る電圧制御部と、 前記複数段の昇圧回路群からの最終出力電圧が供給される内部 素子とを有し、 前記複数段の昇圧回路群内の第 1段の昇圧回路は、 インダクタン ス素子と、 スイッチング素子と、 ダイオードと、 前記スイッチング素子を駆動す る駆動回路とを有するコンパ一夕回路を有し、 前記コンバータ回路の前記スイツ チング素子及び前記ダイォ一ドの一部は、 前記ィンダク夕ンス素子の下方に配置 された半導体装置を複数有し、

複数の前記半導体装置は、 各々重ね合わせて配置され、 隣接する前記半導体装 置内の前記インダクタンス素子は、 前記インダクタンス素子の真上方向及び真下 方向には他の半導体装置内のインダクタンス素子が互いに重なり合わないように 配置されていることを特徴とするマルチチップ型半導体装置。

3 3 . 請求項 3 2記載のマルチチップ型半導体装置において、

前記複数の半導体装置は半導体チップ上に形成され、

前記半導体装置の前記ィンダク夕ンス素子を半導体チップの一方半分側の一部 に形成し、 前記半導体装置に隣接する他の半導体装置のインダクタンス素子をチ ップの他方半分側の一部に形成することを特徴とするマルチチップ型半導体装置。

3 4. 請求項 3 2記載のマルチチップ型半導体装置において、 前記複数の半導体装置の各々は不揮発性メモリまたは不揮発性メモリ内蔵マイ コンであることを特徴とするマルチチップ型半導体装置。

3 5 . 請求項 3 2記載のマルチチップ型半導体装置において、

前記不揮発性メモリまたは不揮発性メモリ内蔵マイコンはフラッシュメモリま たはフラッシュメモリ内蔵マイコンであることを特徴とするマルチチップ型半導