JP2022144032A5 - - Google Patents

Claims (12)

1. インダクタと、
   前記インダクタを利用して第１電圧から第２電圧に昇圧する昇圧回路を含む第１のメモリチップと、
   前記第１のメモリチップから前記第２電圧が供給される端子を有する第２のメモリチップと、
   を含むパッケージを備え、
   前記昇圧回路は、
   一端が前記インダクタと接続され、他端が接地電位となるスイッチング素子と、
   前記インダクタに接続されるとともに、前記スイッチング素子の出力電圧を整流する整流回路と、
   前記整流回路の出力電圧に応じて前記スイッチング素子のオン又はオフを切替制御する制御回路と、を含み、
   前記パッケージは、一端が前記整流回路の出力ノードに接続され、他端の電位が前記接地電位となるキャパシタを有し、
   前記第１のメモリチップは、前記インダクタの一端に接続される第１端子と、前記出力ノードと前記キャパシタの前記一端に接続される第２端子と、を有し、
   前記第１のメモリチップ及び前記第２のメモリチップは、
   前記キャパシタの前記一端に接続される第３端子と、をそれぞれ有し、
   前記パッケージは、前記第１電圧が供給されるとともに前記インダクタの他端に接続される第１ピンと、前記第２端子に接続される第２ピンと、を有する、
   半導体記憶装置。
2. 前記スイッチング素子と前記インダクタとの接続経路から、前記スイッチング素子の出力電圧が出力される、
   請求項１に記載の半導体記憶装置。
3. 前記キャパシタは、前記第１のメモリチップ及び前記第２のメモリチップとは別個に前記パッケージの内部に配置される、
   請求項１又は２に記載の半導体記憶装置。
4. 前記インダクタは、基板上に配置されるらせん状の配線パターンを含む、
   請求項１乃至３のいずれか一項に記載の半導体記憶装置。
5. インダクタと、
   前記インダクタを利用して第１電圧から第２電圧に昇圧する昇圧回路を含む第１のメモリチップと、
   前記第１のメモリチップから前記第２電圧が供給される端子を有する第２のメモリチップと、を含むパッケージを備え、
   前記第１のメモリチップ及び前記第２のメモリチップは、前記第２電圧によりデータの書込を行い、
   前記昇圧回路は、
   一端が前記インダクタと接続され、他端が接地電位となるスイッチング素子と、
   前記インダクタに接続されるとともに、前記スイッチング素子の出力電圧を整流する整流回路と、
   前記整流回路の出力電圧に応じて前記スイッチング素子のオン又はオフを切替制御する制御回路と、
   を含み、
   前記パッケージは、一端が前記整流回路の出力ノードに接続され、他端の電位が前記接地電位となるキャパシタを有する、
   半導体記憶装置。
6. 前記キャパシタは、前記第１のメモリチップ及び前記第２のメモリチップとは別個に前記パッケージの内部に配置される、
   請求項５に記載の半導体記憶装置。
7. 前記第１のメモリチップは、前記インダクタの一端に接続される第１端子と、前記出力ノードと前記キャパシタの前記一端に接続される第２端子と、を有し、
   前記第１のメモリチップ及び前記第２のメモリチップは、前記キャパシタの前記一端に接続される第３端子をそれぞれ有する、
   請求項５又は６に記載の半導体記憶装置。
8. 前記パッケージは、前記第１電圧が供給されるとともに前記インダクタの他端に接続される第１ピンと、前記第２端子に接続される第２ピンと、を有する、
   請求項７に記載の半導体記憶装置。
9. 前記第１のメモリチップから前記第２電圧をそれぞれ供給される、複数の前記第２のメモリチップを備える、
   請求項１乃至８のいずれか一項に記載の半導体記憶装置。
10. 前記スイッチング素子は、基板上に配置されるＭＯＳ（Metal Oxide Semiconductor）トランジスタを含む、
    請求項１乃至９のいずれか一項に記載の半導体記憶装置。
11. 前記昇圧回路は、前記整流回路の出力電圧を分圧した分圧電圧を生成する複数の抵抗素子を有し、
    前記制御回路は、前記分圧電圧に応じて前記スイッチング素子のオン又はオフを切替制御する、
    請求項１乃至１０のいずれか一項に記載の半導体記憶装置。
12. 前記第１のメモリチップ及び前記第２のメモリチップはそれぞれ、ＮＡＮＤフラッシュメモリ又はＮＯＲフラッシュメモリの少なくとも一方を有する、
    請求項１乃至１１のいずれか一項に記載の半導体記憶装置。