JP2002042468A - 半導体集積回路 - Google Patents
半導体集積回路Info
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- JP2002042468A JP2002042468A JP2000220698A JP2000220698A JP2002042468A JP 2002042468 A JP2002042468 A JP 2002042468A JP 2000220698 A JP2000220698 A JP 2000220698A JP 2000220698 A JP2000220698 A JP 2000220698A JP 2002042468 A JP2002042468 A JP 2002042468A
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- G—PHYSICS
- G05—CONTROLLING; REGULATING
- G05F—SYSTEMS FOR REGULATING ELECTRIC OR MAGNETIC VARIABLES
- G05F1/00—Automatic systems in which deviations of an electric quantity from one or more predetermined values are detected at the output of the system and fed back to a device within the system to restore the detected quantity to its predetermined value or values, i.e. retroactive systems
- G05F1/10—Regulating voltage or current
- G05F1/46—Regulating voltage or current wherein the variable actually regulated by the final control device is dc
- G05F1/462—Regulating voltage or current wherein the variable actually regulated by the final control device is dc as a function of the requirements of the load, e.g. delay, temperature, specific voltage/current characteristic
- G05F1/465—Internal voltage generators for integrated circuits, e.g. step down generators
Abstract
(57)【要約】
【課題】 パターンを変えずに異なる電源電圧に適用可
能なＩＣを提供する。 【解決手段】 標準電源電圧仕様では、リードフレーム
１に印加されたシステム電源ＶＣＣは、ワイヤ２を介し
てパッド１１に与えられて降圧電源回路２０で所定の内
部電源電圧ＩＶＣＣに降圧され、内部ノードＮ１からＩ
Ｃ内部のメモリ回路４０等に供給される。低電源電圧仕
様では、パッド１１，１２がそれぞれワイヤ２，３を介
してリードフレーム１に接続される。これにより、リー
ドフレーム１に印加された内部電源電圧ＩＶＣＣと同じ
電圧のシステム電源ＶＣＣが、ワイヤ３を介してパッド
１２に与えられ、そのまま内部ノードＮ１からＩＣ内部
のメモリ回路４０等に供給される。
能なＩＣを提供する。 【解決手段】 標準電源電圧仕様では、リードフレーム
１に印加されたシステム電源ＶＣＣは、ワイヤ２を介し
てパッド１１に与えられて降圧電源回路２０で所定の内
部電源電圧ＩＶＣＣに降圧され、内部ノードＮ１からＩ
Ｃ内部のメモリ回路４０等に供給される。低電源電圧仕
様では、パッド１１，１２がそれぞれワイヤ２，３を介
してリードフレーム１に接続される。これにより、リー
ドフレーム１に印加された内部電源電圧ＩＶＣＣと同じ
電圧のシステム電源ＶＣＣが、ワイヤ３を介してパッド
１２に与えられ、そのまま内部ノードＮ１からＩＣ内部
のメモリ回路４０等に供給される。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体集積回路
（以下、「ＩＣ」という）、特に低電圧の内部電源電圧
を生成するための降圧電源回路を有するＩＣに関するも
のである。
（以下、「ＩＣ」という）、特に低電圧の内部電源電圧
を生成するための降圧電源回路を有するＩＣに関するも
のである。
【０００２】
【従来の技術】システム性能向上のため、メモリ装置等
のＩＣは、高集積化、低電力化及び高速化されてきてお
り、特に低電力化と高速化が重要視されている。従来か
ら採用されている標準電源電圧５Ｖのもとでは、近年の
微細トランジスタの耐圧低下によって、信頼性の確保が
困難になってきている。特に１６Ｍビット以上のメモリ
装置では、電源電圧に対する耐圧低下が深刻な問題とな
っている。トランジスタの微細化レベルに合わせて、そ
れぞれに最適な電源電圧を使用することが出来れば、消
費電力を低減すると共に信頼性も確保されるので得策で
ある。しかし、個々のＩＣ毎に異なる電源電圧を用いる
ことは現実的ではない。そこで、これを解決する技術の
１つとして降圧電源回路がある。
のＩＣは、高集積化、低電力化及び高速化されてきてお
り、特に低電力化と高速化が重要視されている。従来か
ら採用されている標準電源電圧５Ｖのもとでは、近年の
微細トランジスタの耐圧低下によって、信頼性の確保が
困難になってきている。特に１６Ｍビット以上のメモリ
装置では、電源電圧に対する耐圧低下が深刻な問題とな
っている。トランジスタの微細化レベルに合わせて、そ
れぞれに最適な電源電圧を使用することが出来れば、消
費電力を低減すると共に信頼性も確保されるので得策で
ある。しかし、個々のＩＣ毎に異なる電源電圧を用いる
ことは現実的ではない。そこで、これを解決する技術の
１つとして降圧電源回路がある。
【０００３】図２は、従来の降圧電源回路を有するＩＣ
の概念図である。このＩＣは、例えば外部から５Ｖのシ
ステム電源ＶＣＣが印加されるリードフレーム１に接続
された降圧電源回路２０、入力回路３０、メモリ回路４
０及び出力回路５０を有している。降圧電源回路２０
は、５Ｖのシステム電源ＶＣＣから、メモリ回路４０の
耐圧ＶＢ（例えば、２．５Ｖ）よりも低い内部電源電圧
ＩＶＣＣ（例えば、２Ｖ）を生成するものである。降圧
電源回路２０で生成された内部電源電圧ＩＶＣＣは、入
力回路３０及びメモリ回路４０の電源電圧として供給さ
れるようになっている。一方、出力回路５０には、外部
の回路とインタフェース条件を合わせるために、リード
フレーム１に与えられたシステム電源ＶＣＣが、そのま
ま供給されるようになっている。
の概念図である。このＩＣは、例えば外部から５Ｖのシ
ステム電源ＶＣＣが印加されるリードフレーム１に接続
された降圧電源回路２０、入力回路３０、メモリ回路４
０及び出力回路５０を有している。降圧電源回路２０
は、５Ｖのシステム電源ＶＣＣから、メモリ回路４０の
耐圧ＶＢ（例えば、２．５Ｖ）よりも低い内部電源電圧
ＩＶＣＣ（例えば、２Ｖ）を生成するものである。降圧
電源回路２０で生成された内部電源電圧ＩＶＣＣは、入
力回路３０及びメモリ回路４０の電源電圧として供給さ
れるようになっている。一方、出力回路５０には、外部
の回路とインタフェース条件を合わせるために、リード
フレーム１に与えられたシステム電源ＶＣＣが、そのま
ま供給されるようになっている。
【０００４】このような降圧電源回路を有するＩＣは、
異なるシステム電源ＶＣＣへの柔軟な対応性や、将来の
電池駆動の実現等の観点から、今後の低電圧・低電力化
に対応するための必須の技術と考えられている。
異なるシステム電源ＶＣＣへの柔軟な対応性や、将来の
電池駆動の実現等の観点から、今後の低電圧・低電力化
に対応するための必須の技術と考えられている。
【０００５】
【発明が解決しようとする課題】しかしながら、従来の
ＩＣでは、次のような課題があった。即ち、外部から与
えられるシステム電源ＶＣＣが、メモリ回路４０の耐圧
ＶＢよりも低い場合には、そのシステム電源ＶＣＣで動
作可能であり、降圧電源回路２０は不要である。このよ
うな場合に、図２のＩＣのリードフレーム１に、例えば
２Ｖのシステム電源ＶＣＣを供給すると、降圧電源回路
２０が常にインピーダンスとして作用するため、内部回
路の動作遅延を招くことになる。このため、２Ｖ専用の
ＩＣを製造する場合は、製造工程において降圧電源回路
２０を金属層で短絡するためのパターンを用いる必要が
あった。即ち、適用する電源電圧に応じて、パターンが
異なる２種類のＩＣを製造しなければならないという課
題があった。
ＩＣでは、次のような課題があった。即ち、外部から与
えられるシステム電源ＶＣＣが、メモリ回路４０の耐圧
ＶＢよりも低い場合には、そのシステム電源ＶＣＣで動
作可能であり、降圧電源回路２０は不要である。このよ
うな場合に、図２のＩＣのリードフレーム１に、例えば
２Ｖのシステム電源ＶＣＣを供給すると、降圧電源回路
２０が常にインピーダンスとして作用するため、内部回
路の動作遅延を招くことになる。このため、２Ｖ専用の
ＩＣを製造する場合は、製造工程において降圧電源回路
２０を金属層で短絡するためのパターンを用いる必要が
あった。即ち、適用する電源電圧に応じて、パターンが
異なる２種類のＩＣを製造しなければならないという課
題があった。
【０００６】本発明は、前記従来技術が持っていた課題
を解決し、パターンを変えずに異なる電源電圧に適用可
能なＩＣを提供するものである。
を解決し、パターンを変えずに異なる電源電圧に適用可
能なＩＣを提供するものである。
【０００７】
【課題を解決するための手段】前記課題を解決するため
に、本発明の内の第１の発明は、ＩＣにおいて、外部か
らシステム電源が与えられる電源端子にワイヤで接続し
て該システム電源の供給を受ける第１のワイヤ接続用電
極と、前記システム電源の電圧が所望の内部電源電圧よ
りも高い場合に、前記第１のワイヤ接続用電極に供給さ
れた該システム電源の電圧を該内部電源電圧に降圧して
内部ノードに出力する降圧電源回路と、前記内部ノード
から与えられる前記内部電源電圧によって動作する複数
のトランジスタを有する論理回路と、前記システム電源
の電圧が前記内部電源電圧に等しい場合に、前記電源端
子と前記内部ノードの間をワイヤで接続して該システム
電源を該内部ノードに直接供給するために、該内部ノー
ドに接続して設けられた第２のワイヤ接続用電極とを備
えている。
に、本発明の内の第１の発明は、ＩＣにおいて、外部か
らシステム電源が与えられる電源端子にワイヤで接続し
て該システム電源の供給を受ける第１のワイヤ接続用電
極と、前記システム電源の電圧が所望の内部電源電圧よ
りも高い場合に、前記第１のワイヤ接続用電極に供給さ
れた該システム電源の電圧を該内部電源電圧に降圧して
内部ノードに出力する降圧電源回路と、前記内部ノード
から与えられる前記内部電源電圧によって動作する複数
のトランジスタを有する論理回路と、前記システム電源
の電圧が前記内部電源電圧に等しい場合に、前記電源端
子と前記内部ノードの間をワイヤで接続して該システム
電源を該内部ノードに直接供給するために、該内部ノー
ドに接続して設けられた第２のワイヤ接続用電極とを備
えている。
【０００８】第１の発明によれば、以上のようにＩＣを
構成したので、次のような作用が行われる。システム電
源の電圧が内部電源電圧よりも高い場合、外部から電源
端子に与えられたシステム電源は、ワイヤを介して第１
のワイヤ接続用電極に供給され、降圧電源回路でこの内
部電源電圧に降圧されて内部ノードに出力される。内部
ノードから出力される内部電源電圧は論理回路に与えら
れ、この論理回路の複数のトランジスタの動作が行われ
る。
構成したので、次のような作用が行われる。システム電
源の電圧が内部電源電圧よりも高い場合、外部から電源
端子に与えられたシステム電源は、ワイヤを介して第１
のワイヤ接続用電極に供給され、降圧電源回路でこの内
部電源電圧に降圧されて内部ノードに出力される。内部
ノードから出力される内部電源電圧は論理回路に与えら
れ、この論理回路の複数のトランジスタの動作が行われ
る。
【０００９】システム電源の電圧が内部電源電圧に等し
い場合、第２のワイヤ接続用電極と電源端子の間がワイ
ヤで接続され、システム電源が内部ノードに直接供給さ
れ、このシステム電源によって論理回路の動作が行われ
る。
い場合、第２のワイヤ接続用電極と電源端子の間がワイ
ヤで接続され、システム電源が内部ノードに直接供給さ
れ、このシステム電源によって論理回路の動作が行われ
る。
【００１０】第２の発明は、第１の発明における降圧電
源回路を、制御電圧として前記システム電源が与えられ
ていないときに該システム電源の電圧を前記内部電源電
圧に降圧して前記内部ノードに出力し、該制御電圧とし
て該システム電源が与えられたときにはその動作を停止
するように構成している。更に、システム電源の電圧が
内部電源電圧に等しい場合に、電源端子とワイヤで接続
することによって該システム電源を制御電圧として降圧
電源回路に与えるための第３のワイヤ接続用電極を設け
ている。
源回路を、制御電圧として前記システム電源が与えられ
ていないときに該システム電源の電圧を前記内部電源電
圧に降圧して前記内部ノードに出力し、該制御電圧とし
て該システム電源が与えられたときにはその動作を停止
するように構成している。更に、システム電源の電圧が
内部電源電圧に等しい場合に、電源端子とワイヤで接続
することによって該システム電源を制御電圧として降圧
電源回路に与えるための第３のワイヤ接続用電極を設け
ている。
【００１１】第２の発明によれば、次のような作用が行
われる。システム電源の電圧が内部電源電圧よりも高い
場合、第３のワイヤ接続用電極と電源端子の間は接続さ
れない。これにより、降圧電源回路が動作して、システ
ム電源が内部電源電圧に降圧されて内部ノードに出力さ
れる。内部ノードから出力される内部電源電圧は、論理
回路に与えられてこの論理回路の動作が行われる。
われる。システム電源の電圧が内部電源電圧よりも高い
場合、第３のワイヤ接続用電極と電源端子の間は接続さ
れない。これにより、降圧電源回路が動作して、システ
ム電源が内部電源電圧に降圧されて内部ノードに出力さ
れる。内部ノードから出力される内部電源電圧は、論理
回路に与えられてこの論理回路の動作が行われる。
【００１２】システム電源の電圧が内部電源電圧に等し
い場合、第２のワイヤ接続用電極と電源端子の間がワイ
ヤで接続され、システム電源が内部ノードに直接供給さ
れてこのシステム電源によって論理回路の動作が行われ
る。また、第３のワイヤ接続用電極と電源端子の間がワ
イヤで接続され、システム電源が制御電圧として与えら
れて降圧電源回路の動作は停止させられる。
い場合、第２のワイヤ接続用電極と電源端子の間がワイ
ヤで接続され、システム電源が内部ノードに直接供給さ
れてこのシステム電源によって論理回路の動作が行われ
る。また、第３のワイヤ接続用電極と電源端子の間がワ
イヤで接続され、システム電源が制御電圧として与えら
れて降圧電源回路の動作は停止させられる。
【００１３】
【発明の実施の形態】（第１の実施形態）図１は、本発
明の第１の実施形態を示すＩＣの構成図であり、図２中
の要素と共通の要素には共通の符号が付されている。こ
のＩＣ１０は、システム電源ＶＣＣの供給を受けるため
のワイヤ接続用電極（例えば、パッド）１１と、低電源
電圧仕様のときに直接システム電源ＶＣＣの供給を受け
るためのパッド１２を有している。ＩＣ１０には、更に
降圧電源回路２０、入力回路３０、メモリ回路４０及び
出力回路５０等の回路が集積化されている。
明の第１の実施形態を示すＩＣの構成図であり、図２中
の要素と共通の要素には共通の符号が付されている。こ
のＩＣ１０は、システム電源ＶＣＣの供給を受けるため
のワイヤ接続用電極（例えば、パッド）１１と、低電源
電圧仕様のときに直接システム電源ＶＣＣの供給を受け
るためのパッド１２を有している。ＩＣ１０には、更に
降圧電源回路２０、入力回路３０、メモリ回路４０及び
出力回路５０等の回路が集積化されている。
【００１４】メモリ回路４０は、例えば、１６Ｍビット
のＤＲＡＭ（ダイナミック・ランダムアクセス・メモ
リ）で、耐圧ＶＢが２．５Ｖで、電源電圧２Ｖで動作す
るように設計されている。入力回路３０は、システム電
源ＶＣＣに対応した入力信号ＩＮのレベルをリミッタ等
で制限し、メモリ回路４０に対応したレベルの信号に変
換するものである。出力回路５０は、メモリ回路４０か
ら出力される信号を、システム電源ＶＣＣに対応したレ
ベルの出力信号ＯＵＴに変換して外部回路に出力するも
のである。
のＤＲＡＭ（ダイナミック・ランダムアクセス・メモ
リ）で、耐圧ＶＢが２．５Ｖで、電源電圧２Ｖで動作す
るように設計されている。入力回路３０は、システム電
源ＶＣＣに対応した入力信号ＩＮのレベルをリミッタ等
で制限し、メモリ回路４０に対応したレベルの信号に変
換するものである。出力回路５０は、メモリ回路４０か
ら出力される信号を、システム電源ＶＣＣに対応したレ
ベルの出力信号ＯＵＴに変換して外部回路に出力するも
のである。
【００１５】降圧電源回路２０は、システム電源ＶＣＣ
がメモリ回路４０に必要な内部電源電圧ＩＶＣＣよりも
高い場合に、このシステム電源ＶＣＣを降圧して所望の
内部電源電圧ＩＶＣＣを生成するものである。降圧電源
回路２０は、内部電源電圧ＩＶＣＣにほぼ等しい基準電
圧ＶＲＥＦを生成する基準電圧生成部２１、生成した内
部電源電圧ＩＶＣＣを基準電圧ＶＲＥＦと比較する比較
器２２、及びこの比較器２２の出力信号によって導通状
態が制御されるＰチャネルＭＯＳトランジスタ（以下、
「ＰＭＯＳ」という）２３で構成されている。
がメモリ回路４０に必要な内部電源電圧ＩＶＣＣよりも
高い場合に、このシステム電源ＶＣＣを降圧して所望の
内部電源電圧ＩＶＣＣを生成するものである。降圧電源
回路２０は、内部電源電圧ＩＶＣＣにほぼ等しい基準電
圧ＶＲＥＦを生成する基準電圧生成部２１、生成した内
部電源電圧ＩＶＣＣを基準電圧ＶＲＥＦと比較する比較
器２２、及びこの比較器２２の出力信号によって導通状
態が制御されるＰチャネルＭＯＳトランジスタ（以下、
「ＰＭＯＳ」という）２３で構成されている。
【００１６】基準電圧生成部２１は、抵抗２１ａとダイ
オード接続された所定数のＮチャネルＭＯＳトランジス
タ（以下、「ＮＭＯＳ」という）２１ｂ〜２１ｎを直列
に接続したもので、抵抗２１ａの一端がパッド１１に接
続され、ＮＭＯＳ２１ｎのソースが接地電位ＧＮＤに接
続されている。基準電圧生成部２１では、パッド１１に
システム電源ＶＣＣが印加されたときに、抵抗２１ａと
ＮＭＯＳ２１ｂの接続点に、直列接続されたＮＭＯＳ２
１ｂ〜２１ｎの閾値電圧の合計に対応する基準電圧ＶＲ
ＥＦが出力されるようになっている。
オード接続された所定数のＮチャネルＭＯＳトランジス
タ（以下、「ＮＭＯＳ」という）２１ｂ〜２１ｎを直列
に接続したもので、抵抗２１ａの一端がパッド１１に接
続され、ＮＭＯＳ２１ｎのソースが接地電位ＧＮＤに接
続されている。基準電圧生成部２１では、パッド１１に
システム電源ＶＣＣが印加されたときに、抵抗２１ａと
ＮＭＯＳ２１ｂの接続点に、直列接続されたＮＭＯＳ２
１ｂ〜２１ｎの閾値電圧の合計に対応する基準電圧ＶＲ
ＥＦが出力されるようになっている。
【００１７】抵抗２１ａとＮＭＯＳ２１ｂの接続点は、
比較器２２の反転入力端子に接続されている。比較器２
２の出力端子はＰＭＯＳ２３のゲートに接続され、この
ＰＭＯＳ２３のドレインが内部ノードＮ１に接続されて
いる。比較器２２の電源端子とＰＭＯＳ２３のソース
は、パッド１１に接続されている。内部ノードＮ１は比
較器２２の非反転入力端子に接続され、この内部ノード
Ｎ１に内部電源電圧ＩＶＣＣが生成されて出力されるよ
うになっている。内部ノードＮ１は、更にパッド１２に
接続されると共に、この内部ノードＮ１から入力回路３
０とメモリ回路３０に、内部電源電圧ＩＶＣＣが供給さ
れるようになっている。
比較器２２の反転入力端子に接続されている。比較器２
２の出力端子はＰＭＯＳ２３のゲートに接続され、この
ＰＭＯＳ２３のドレインが内部ノードＮ１に接続されて
いる。比較器２２の電源端子とＰＭＯＳ２３のソース
は、パッド１１に接続されている。内部ノードＮ１は比
較器２２の非反転入力端子に接続され、この内部ノード
Ｎ１に内部電源電圧ＩＶＣＣが生成されて出力されるよ
うになっている。内部ノードＮ１は、更にパッド１２に
接続されると共に、この内部ノードＮ１から入力回路３
０とメモリ回路３０に、内部電源電圧ＩＶＣＣが供給さ
れるようになっている。
【００１８】一方、出力回路５０には、パッド１１から
システム電源ＶＣＣが供給されるようになっている。ま
た、パッド１１は、外部からシステム電源ＶＣＣが与え
られる電源端子（例えば、リードフレーム）１に、ワイ
ヤ２を介して接続されている。
システム電源ＶＣＣが供給されるようになっている。ま
た、パッド１１は、外部からシステム電源ＶＣＣが与え
られる電源端子（例えば、リードフレーム）１に、ワイ
ヤ２を介して接続されている。
【００１９】次に、図１のＩＣの動作を、（１）標準電
源電圧仕様、及び（２）低電源電圧仕様に分けて説明す
る。
源電圧仕様、及び（２）低電源電圧仕様に分けて説明す
る。
【００２０】（１） 標準電源電圧仕様 システム電源ＶＣＣとして標準電源電圧（例えば、５
Ｖ）を使用する場合には、ＩＣ１０のパッド１２は無接
続のままである。リードフレーム１に与えられた５Ｖの
システム電源ＶＣＣは、ワイヤ２を介してＩＣ１０のパ
ッド１１に与えられ、降圧電源回路２０と出力回路５０
に供給される。また、パッド１１に与えられたシステム
電源ＶＣＣは、ＰＭＯＳ２３を介して降圧され、内部電
源電圧ＩＶＣＣとして内部ノードＮ１から入力回路３０
とメモリ回路４０に供給される。
Ｖ）を使用する場合には、ＩＣ１０のパッド１２は無接
続のままである。リードフレーム１に与えられた５Ｖの
システム電源ＶＣＣは、ワイヤ２を介してＩＣ１０のパ
ッド１１に与えられ、降圧電源回路２０と出力回路５０
に供給される。また、パッド１１に与えられたシステム
電源ＶＣＣは、ＰＭＯＳ２３を介して降圧され、内部電
源電圧ＩＶＣＣとして内部ノードＮ１から入力回路３０
とメモリ回路４０に供給される。
【００２１】降圧電源回路２０では、基準電圧生成部２
１によって、例えば２Ｖの基準電圧ＶＲＥＦが生成さ
れ、比較器２２の反転入力端子に与えられる。また、内
部ノードＮ１の内部電源電圧ＩＶＣＣは、比較器２２の
非反転入力端子に与えられる。比較器２２によって、基
準電圧ＶＲＥＦと内部電源電圧ＩＶＣＣが比較され、比
較結果の出力信号がＰＭＯＳ２３のゲートに与えられ
る。これにより、基準電圧ＶＲＥＦと内部電源電圧ＩＶ
ＣＣが一致するように、ＰＭＯＳ２３の導通状態が制御
される。
１によって、例えば２Ｖの基準電圧ＶＲＥＦが生成さ
れ、比較器２２の反転入力端子に与えられる。また、内
部ノードＮ１の内部電源電圧ＩＶＣＣは、比較器２２の
非反転入力端子に与えられる。比較器２２によって、基
準電圧ＶＲＥＦと内部電源電圧ＩＶＣＣが比較され、比
較結果の出力信号がＰＭＯＳ２３のゲートに与えられ
る。これにより、基準電圧ＶＲＥＦと内部電源電圧ＩＶ
ＣＣが一致するように、ＰＭＯＳ２３の導通状態が制御
される。
【００２２】即ち、内部電源電圧ＩＶＣＣが基準電圧Ｖ
ＲＥＦよりも高い場合には、比較器２２の出力信号が高
くなり、ＰＭＯＳ２３のチャネル抵抗が大きくなるよう
に制御される。これにより、ＰＭＯＳ２３における電圧
降下が大きくなって内部電源電圧ＩＶＣＣは低下する。
一方、内部電源電圧ＩＶＣＣが基準電圧ＶＲＥＦよりも
低い場合には、比較器２２の出力信号が低くなり、ＰＭ
ＯＳ２３のチャネル抵抗が小さくなるように制御され
る。これにより、ＰＭＯＳ２３における電圧降下が小さ
くなって内部電源電圧ＩＶＣＣは上昇する。このような
フィードバック制御により、内部電源電圧ＩＶＣＣは常
に基準電圧ＶＲＥＦに一致するように制御される。
ＲＥＦよりも高い場合には、比較器２２の出力信号が高
くなり、ＰＭＯＳ２３のチャネル抵抗が大きくなるよう
に制御される。これにより、ＰＭＯＳ２３における電圧
降下が大きくなって内部電源電圧ＩＶＣＣは低下する。
一方、内部電源電圧ＩＶＣＣが基準電圧ＶＲＥＦよりも
低い場合には、比較器２２の出力信号が低くなり、ＰＭ
ＯＳ２３のチャネル抵抗が小さくなるように制御され
る。これにより、ＰＭＯＳ２３における電圧降下が小さ
くなって内部電源電圧ＩＶＣＣは上昇する。このような
フィードバック制御により、内部電源電圧ＩＶＣＣは常
に基準電圧ＶＲＥＦに一致するように制御される。
【００２３】このように、標準電源電圧仕様では、入力
回路３０とメモリ回路４０に所定の内部電源電圧ＩＶＣ
Ｃが供給され、出力回路５０には外部回路とインタフェ
ース条件を合わせるためにシステム電源ＶＣＣが供給さ
れる。
回路３０とメモリ回路４０に所定の内部電源電圧ＩＶＣ
Ｃが供給され、出力回路５０には外部回路とインタフェ
ース条件を合わせるためにシステム電源ＶＣＣが供給さ
れる。
【００２４】（２） 低電源電圧仕様 システム電源ＶＣＣとして低電源電圧（例えば、２Ｖ）
を使用する場合には、図１中の点線で示すように、ＩＣ
１０のパッド１２をワイヤ３を介してリードフレーム１
に接続する。
を使用する場合には、図１中の点線で示すように、ＩＣ
１０のパッド１２をワイヤ３を介してリードフレーム１
に接続する。
【００２５】リードフレーム１に印加された２Ｖのシス
テム電源ＶＣＣは、ワイヤ２，３を介してＩＣ１０のパ
ッド１１，１２に与えられる。パッド１１に与えられた
システム電源ＶＣＣは，降圧電源回路２０と出力回路５
０に供給される。また、パッド１２に与えられたシステ
ム電源ＶＣＣは、降圧電源回路２０の状態に関係なく、
そのまま内部電源電圧ＩＶＣＣとして内部ノードＮ１か
ら入力回路３０とメモリ回路４０に供給される。このよ
うに、低電源電圧仕様では、入力回路３０、メモリ回路
４０、及び出力回路５０に、システム電源ＶＣＣがその
まま供給される。
テム電源ＶＣＣは、ワイヤ２，３を介してＩＣ１０のパ
ッド１１，１２に与えられる。パッド１１に与えられた
システム電源ＶＣＣは，降圧電源回路２０と出力回路５
０に供給される。また、パッド１２に与えられたシステ
ム電源ＶＣＣは、降圧電源回路２０の状態に関係なく、
そのまま内部電源電圧ＩＶＣＣとして内部ノードＮ１か
ら入力回路３０とメモリ回路４０に供給される。このよ
うに、低電源電圧仕様では、入力回路３０、メモリ回路
４０、及び出力回路５０に、システム電源ＶＣＣがその
まま供給される。
【００２６】以上のように、この第１の実施形態のＩＣ
１０は、低電源電圧仕様の場合に、ワイヤ３でリードフ
レーム１に接続して、このリードフレーム１から与えら
れるシステム電源ＶＣＣを、そのまま内部電源電圧ＩＶ
ＣＣとして内部ノードＮ１に接続するためのパッド１２
を有している。このため、ワイヤによる接続を１か所増
加するだけで、パターンを変える必要なしに、２つの異
なる電源電圧に適用することができるという利点があ
る。また、低電源電圧仕様では、降圧電源回路２０を介
さずに電源供給が行われるので、内部回路の動作遅延を
招くことない。
１０は、低電源電圧仕様の場合に、ワイヤ３でリードフ
レーム１に接続して、このリードフレーム１から与えら
れるシステム電源ＶＣＣを、そのまま内部電源電圧ＩＶ
ＣＣとして内部ノードＮ１に接続するためのパッド１２
を有している。このため、ワイヤによる接続を１か所増
加するだけで、パターンを変える必要なしに、２つの異
なる電源電圧に適用することができるという利点があ
る。また、低電源電圧仕様では、降圧電源回路２０を介
さずに電源供給が行われるので、内部回路の動作遅延を
招くことない。
【００２７】（第２の実施形態）図３（ａ），（ｂ）
は、本発明の第２の実施形態を示すＩＣの構成図であ
り、同図（ａ）は全体構成を、同図（ｂ）は比較器２２
の回路を示している。図３（ａ），（ｂ）において、図
１中の要素と共通の要素には共通の符号が付されてい
る。
は、本発明の第２の実施形態を示すＩＣの構成図であ
り、同図（ａ）は全体構成を、同図（ｂ）は比較器２２
の回路を示している。図３（ａ），（ｂ）において、図
１中の要素と共通の要素には共通の符号が付されてい
る。
【００２８】このＩＣ１０Ａは、低電源電圧仕様のとき
にシステム電源ＶＣＣに接続するためのパッド１３を追
加すると共に、図１中の降圧電源回路２０に代えて構成
の異なる降圧電源回路２０Ａを設けている。
にシステム電源ＶＣＣに接続するためのパッド１３を追
加すると共に、図１中の降圧電源回路２０に代えて構成
の異なる降圧電源回路２０Ａを設けている。
【００２９】降圧電源回路２０Ａは、降圧電源回路２０
と同様の基準電圧生成部２１、比較器２２及びＰＭＯＳ
２３に加えて、トランスファゲート（ＴＧ）２４、抵抗
２５及びＮＭＯＳ２６で構成されている。
と同様の基準電圧生成部２１、比較器２２及びＰＭＯＳ
２３に加えて、トランスファゲート（ＴＧ）２４、抵抗
２５及びＮＭＯＳ２６で構成されている。
【００３０】基準電圧生成部２１の出力側は、トランス
ファゲート２４を介して比較器２２の反転入力端子に接
続されている。トランスファゲート２４は、制御端子に
与えられる制御電圧がレベル“Ｈ”のときにオフ状態と
なり、レベル“Ｌ”のときにオン状態となるものであ
る。トランスファゲート２４の制御端子は、制御電圧が
与えられるパッド１３に接続されている。パッド１３
は、抵抗２５を介して接地電位ＧＮＤにプルダウンされ
ると共に、ＮＭＯＳ２６のゲートに接続されている。Ｎ
ＭＯＳ２６のソースは接地電位ＧＮＤに、ドレインは比
較器２２の反転入力端子に、それぞれ接続されている。
その他の構成は、図１と同様である。
ファゲート２４を介して比較器２２の反転入力端子に接
続されている。トランスファゲート２４は、制御端子に
与えられる制御電圧がレベル“Ｈ”のときにオフ状態と
なり、レベル“Ｌ”のときにオン状態となるものであ
る。トランスファゲート２４の制御端子は、制御電圧が
与えられるパッド１３に接続されている。パッド１３
は、抵抗２５を介して接地電位ＧＮＤにプルダウンされ
ると共に、ＮＭＯＳ２６のゲートに接続されている。Ｎ
ＭＯＳ２６のソースは接地電位ＧＮＤに、ドレインは比
較器２２の反転入力端子に、それぞれ接続されている。
その他の構成は、図１と同様である。
【００３１】次に動作を説明する。標準電源電圧仕様の
場合、ＩＣ１０Ａのパッド１２，１３は無接続のままで
ある。これにより、パッド１３の制御電圧は、抵抗２５
によってプルダウンされて“Ｌ”となり、トランスファ
ゲート２４はオン状態、ＮＭＯＳ２６はオフ状態とな
る。従って、降圧電源回路２０Ａの動作は、図１中の降
圧電源回路２０と同様であり、内部ノードＮ１には、基
準電圧ＶＲＥＦと同じ内部電源電圧ＩＶＣＣが出力され
る。
場合、ＩＣ１０Ａのパッド１２，１３は無接続のままで
ある。これにより、パッド１３の制御電圧は、抵抗２５
によってプルダウンされて“Ｌ”となり、トランスファ
ゲート２４はオン状態、ＮＭＯＳ２６はオフ状態とな
る。従って、降圧電源回路２０Ａの動作は、図１中の降
圧電源回路２０と同様であり、内部ノードＮ１には、基
準電圧ＶＲＥＦと同じ内部電源電圧ＩＶＣＣが出力され
る。
【００３２】低電源電圧仕様の場合、図３中の点線で示
すように、ＩＣ１０Ａのパッド１２，１３を、ワイヤ
３，４を介してリードフレーム１に接続する。パッド１
１に与えられたシステム電源ＶＣＣは，降圧電源回路２
０Ａと出力回路５０に供給される。降圧電源回路２０Ａ
では、パッド１３にシステム電源ＶＣＣの制御電圧が印
加されるので、トランスファゲート２４がオフ状態にな
ると共にＮＭＯＳ２６がオン状態となり、比較器２２の
反転入力端子に“Ｌ”が印加される。これにより、比較
器２２の出力信号は“Ｈ”に固定され、この比較器２２
による比較動作は停止される。また、ＰＭＯＳ２３はオ
フ状態となる。
すように、ＩＣ１０Ａのパッド１２，１３を、ワイヤ
３，４を介してリードフレーム１に接続する。パッド１
１に与えられたシステム電源ＶＣＣは，降圧電源回路２
０Ａと出力回路５０に供給される。降圧電源回路２０Ａ
では、パッド１３にシステム電源ＶＣＣの制御電圧が印
加されるので、トランスファゲート２４がオフ状態にな
ると共にＮＭＯＳ２６がオン状態となり、比較器２２の
反転入力端子に“Ｌ”が印加される。これにより、比較
器２２の出力信号は“Ｈ”に固定され、この比較器２２
による比較動作は停止される。また、ＰＭＯＳ２３はオ
フ状態となる。
【００３３】パッド１２に与えられたシステム電源ＶＣ
Ｃは、降圧電源回路２０Ａの状態に関係なく、そのまま
内部電源電圧ＩＶＣＣとして内部ノードＮ１から入力回
路３０とメモリ回路４０に供給される。
Ｃは、降圧電源回路２０Ａの状態に関係なく、そのまま
内部電源電圧ＩＶＣＣとして内部ノードＮ１から入力回
路３０とメモリ回路４０に供給される。
【００３４】以上のように、この第２の実施形態のＩＣ
１０Ａは、低電源電圧仕様の場合に、制御電圧によって
降圧電源回路２０Ａの動作を停止させるためのパッド１
３、トランスファゲート２４及びＮＭＯＳ２６を有して
いる。これにより、第１の実施形態と同様の利点に加え
て、低電源電圧仕様の場合の降圧電源回路２０Ａの消費
電力を低減することができるという利点がある。
１０Ａは、低電源電圧仕様の場合に、制御電圧によって
降圧電源回路２０Ａの動作を停止させるためのパッド１
３、トランスファゲート２４及びＮＭＯＳ２６を有して
いる。これにより、第１の実施形態と同様の利点に加え
て、低電源電圧仕様の場合の降圧電源回路２０Ａの消費
電力を低減することができるという利点がある。
【００３５】なお、本発明は、上記実施形態に限定され
ず、種々の変形が可能である。この変形例としては、例
えば、次の（ａ）〜（ｃ）のようなものがある。 （ａ） ＤＲＡＭ等のメモリ用のＩＣについて説明した
が、降圧電源回路を有するＩＣであれば、どのようなＩ
Ｃに対しても同様に適用可能である。
ず、種々の変形が可能である。この変形例としては、例
えば、次の（ａ）〜（ｃ）のようなものがある。 （ａ） ＤＲＡＭ等のメモリ用のＩＣについて説明した
が、降圧電源回路を有するＩＣであれば、どのようなＩ
Ｃに対しても同様に適用可能である。
【００３６】（ｂ） システム電源ＶＣＣや、内部電源
電圧ＩＶＣＣの電圧は、例示した値に限定されない。
電圧ＩＶＣＣの電圧は、例示した値に限定されない。
【００３７】（ｃ） 降圧電源回路２０，２０Ａの構成
は、図１及び図３に例示した回路に限定されない、シス
テム電源ＶＣＣを降圧して所望の内部電源電圧ＩＶＣＣ
を生成するものであれば、どのような回路構成でも同様
に適用可能である。
は、図１及び図３に例示した回路に限定されない、シス
テム電源ＶＣＣを降圧して所望の内部電源電圧ＩＶＣＣ
を生成するものであれば、どのような回路構成でも同様
に適用可能である。
【００３８】
【発明の効果】以上詳細に説明したように、第１の発明
によれば、低電源電圧仕様の場合に、ワイヤで電源端子
に接続して、この電源端子から与えられるシステム電源
を内部ノードに接続するための、第２のワイヤ接続用電
極を有している。このため、パターンを変えずに、ワイ
ヤによる接続箇所の増加だけで、標準電源電圧仕様また
は低電源電圧仕様のＩＣとして使用することができる。
によれば、低電源電圧仕様の場合に、ワイヤで電源端子
に接続して、この電源端子から与えられるシステム電源
を内部ノードに接続するための、第２のワイヤ接続用電
極を有している。このため、パターンを変えずに、ワイ
ヤによる接続箇所の増加だけで、標準電源電圧仕様また
は低電源電圧仕様のＩＣとして使用することができる。
【００３９】第２の発明によれば、制御電圧によって動
作を停止させることができる降圧電源回路と、低電源電
圧仕様の場合に、ワイヤで電源端子に接続することによ
って、この降圧電源回路の動作を停止させるための制御
電圧を与える第３のワイヤ接続用端子を有している。こ
のため、第１の発明の効果に加えて、低電源電圧仕様で
の消費電力の低減が可能になる。
作を停止させることができる降圧電源回路と、低電源電
圧仕様の場合に、ワイヤで電源端子に接続することによ
って、この降圧電源回路の動作を停止させるための制御
電圧を与える第３のワイヤ接続用端子を有している。こ
のため、第１の発明の効果に加えて、低電源電圧仕様で
の消費電力の低減が可能になる。
【図１】本発明の第１の実施形態を示すＩＣの構成図で
ある。
ある。
【図２】従来の降圧電源回路を有するＩＣの概念図であ
る。
る。
【図３】本発明の第２の実施形態を示すＩＣの構成図で
ある。
ある。
１ リードフレーム ２〜４ ワイヤ １０，１０Ａ ＩＣ １１〜１３ パッド ２０ 降圧電源回路 ２１ 基準電圧生成部 ２２ 比較器 ２３ ＰＭＯＳ ２４ トランスファゲート ２６ ＮＭＯＳ ３０ 入力回路 ４０ メモリ回路 ５０ 出力回路
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 21/822 Ｈ０１Ｌ 27/04 Ｂ Ｈ０２Ｍ 3/155 Ｆターム(参考） 5B015 JJ03 JJ35 KB64 KB74 5B024 AA01 AA15 BA27 CA07 CA21 5F038 AR21 AV12 BB04 BB05 BE07 DF05 EZ20 5H430 BB01 BB05 BB09 BB11 EE06 FF01 FF13 GG01 HH03 HH05 5H730 AA14 AS01 BB11 DD04 FD01
Claims (2)
- 【請求項１】 外部からシステム電源が与えられる電源
端子にワイヤで接続して該システム電源の供給を受ける
第１のワイヤ接続用電極と、 前記システム電源の電圧が所望の内部電源電圧よりも高
い場合に、前記第１のワイヤ接続用電極に供給された該
システム電源の電圧を該内部電源電圧に降圧して内部ノ
ードに出力する降圧電源回路と、 前記内部ノードから与えられる前記内部電源電圧によっ
て動作する複数のトランジスタを有する論理回路と、 前記システム電源の電圧が前記内部電源電圧に等しい場
合に、前記電源端子と前記内部ノードの間をワイヤで接
続して該システム電源を該内部ノードに直接供給するた
めに、該内部ノードに接続して設けられた第２のワイヤ
接続用電極とを、 備えたことを特徴とする半導体集積回路。 - 【請求項２】 前記降圧電源回路は、制御電圧として前
記システム電源が与えられていないときに該システム電
源の電圧を前記内部電源電圧に降圧して前記内部ノード
に出力し、該制御電圧として該システム電源が与えられ
たときにはその動作を停止するように構成すると共に、 前記システム電源の電圧が前記内部電源電圧に等しい場
合に、前記電源端子とワイヤで接続することによって該
システム電源を前記制御電圧として前記降圧電源回路に
与えるための第３のワイヤ接続用電極を設けたことを特
徴とする請求項１記載の半導体集積回路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000220698A JP2002042468A (ja) | 2000-07-21 | 2000-07-21 | 半導体集積回路 |
| US09/774,753 US6433523B2 (en) | 2000-07-21 | 2001-02-01 | Semiconductor integrated circuit and method for generating internal supply voltage |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000220698A JP2002042468A (ja) | 2000-07-21 | 2000-07-21 | 半導体集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2002042468A true JP2002042468A (ja) | 2002-02-08 |
Family
ID=18715256
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000220698A Pending JP2002042468A (ja) | 2000-07-21 | 2000-07-21 | 半導体集積回路 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6433523B2 (ja) |
| JP (1) | JP2002042468A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN105388949A (zh) * | 2014-08-27 | 2016-03-09 | 瑞萨电子株式会社 | 半导体装置 |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3853195B2 (ja) * | 2001-10-29 | 2006-12-06 | 株式会社ルネサステクノロジ | 半導体装置 |
| KR100460458B1 (ko) * | 2002-07-26 | 2004-12-08 | 삼성전자주식회사 | 외부 전압 글리치에 안정적인 내부 전압 발생 회로 |
| US9100017B2 (en) * | 2013-07-08 | 2015-08-04 | Samsung Display Co., Ltd. | Impedance component having low sensitivity to power supply variations |
| US9395733B2 (en) * | 2013-08-23 | 2016-07-19 | Macronix International Co., Ltd. | Voltage adjusting circuit applied to reference circuit |
Family Cites Families (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE3341345A1 (de) * | 1983-11-15 | 1985-05-23 | SGS-ATES Deutschland Halbleiter-Bauelemente GmbH, 8018 Grafing | Laengsspannungsregler |
| US4536699A (en) * | 1984-01-16 | 1985-08-20 | Gould, Inc. | Field effect regulator with stable feedback loop |
| US5103157A (en) * | 1990-07-10 | 1992-04-07 | National Semiconductor Corp. | Common emitter amplifiers operating from a multiplicity of power supplies |
| US5084666A (en) * | 1990-10-23 | 1992-01-28 | International Business Machines Corporation | Switchable output voltage converter |
| KR100272508B1 (ko) * | 1997-12-12 | 2000-11-15 | 김영환 | 내부전압(vdd) 발생회로 |
| KR19990070489A (ko) * | 1998-02-16 | 1999-09-15 | 이병수 | 매직퍼즐의 센터블록 방향 전환방법 |
| JP3993354B2 (ja) * | 2000-01-26 | 2007-10-17 | 株式会社東芝 | 電圧発生回路 |
| US6222353B1 (en) * | 2000-05-31 | 2001-04-24 | Philips Semiconductors, Inc. | Voltage regulator circuit |
-
2000
- 2000-07-21 JP JP2000220698A patent/JP2002042468A/ja active Pending
-
2001
- 2001-02-01 US US09/774,753 patent/US6433523B2/en not_active Expired - Fee Related
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN105388949A (zh) * | 2014-08-27 | 2016-03-09 | 瑞萨电子株式会社 | 半导体装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| US20020008500A1 (en) | 2002-01-24 |
| US6433523B2 (en) | 2002-08-13 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20040127 |