KR20080065870A - 반도체 메모리장치의 내부 전원전압 발생기 - Google Patents

반도체 메모리장치의 내부 전원전압 발생기 Download PDF

Info

Publication number
KR20080065870A
KR20080065870A KR1020070003077A KR20070003077A KR20080065870A KR 20080065870 A KR20080065870 A KR 20080065870A KR 1020070003077 A KR1020070003077 A KR 1020070003077A KR 20070003077 A KR20070003077 A KR 20070003077A KR 20080065870 A KR20080065870 A KR 20080065870A
Authority
KR
South Korea
Prior art keywords
power supply
supply voltage
output terminal
internal power
transistor
Prior art date
Application number
KR1020070003077A
Other languages
English (en)
Other versions
KR100855969B1 (ko
Inventor
김두영
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR1020070003077A priority Critical patent/KR100855969B1/ko
Priority to US11/971,275 priority patent/US20080174364A1/en
Publication of KR20080065870A publication Critical patent/KR20080065870A/ko
Application granted granted Critical
Publication of KR100855969B1 publication Critical patent/KR100855969B1/ko

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/4074—Power supply or voltage generation circuits, e.g. bias voltage generators, substrate voltage generators, back-up power, power control circuits
    • G—PHYSICS
    • G05—CONTROLLING; REGULATING
    • G05F—SYSTEMS FOR REGULATING ELECTRIC OR MAGNETIC VARIABLES
    • G05F1/00—Automatic systems in which deviations of an electric quantity from one or more predetermined values are detected at the output of the system and fed back to a device within the system to restore the detected quantity to its predetermined value or values, i.e. retroactive systems
    • G05F1/10—Regulating voltage or current
    • G05F1/46—Regulating voltage or current wherein the variable actually regulated by the final control device is dc
    • G05F1/462—Regulating voltage or current wherein the variable actually regulated by the final control device is dc as a function of the requirements of the load, e.g. delay, temperature, specific voltage/current characteristic
    • G05F1/465—Internal voltage generators for integrated circuits, e.g. step down generators
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
    • G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
    • G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
    • G11C29/12005—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details comprising voltage or current generators
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/14—Power supply arrangements, e.g. power down, chip selection or deselection, layout of wirings or power grids, or multiple supply levels
    • G11C5/145—Applications of charge pumps; Boosted voltage circuits; Clamp circuits therefor
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/0175—Coupling arrangements; Interface arrangements

Abstract

고전압 테스트 모드시에도 사용될 수 있으며 정상동작 모드시에도 응답속도가 느려지지 않는 반도체 메모리장치의 내부 전원전압 발생기가 개시된다. 상기 내부 전원전압 발생기는, 기준전압과 내부 전원전압을 비교하여 출력단으로 비교결과를 출력하는 비교기, 및 외부 전원전압을 수신하고 상기 비교결과에 응답하여 상기 내부 전원전압을 출력하는 드라이버를 구비하고, 상기 드라이버에서 출력되는 상기 내부 전원전압이 직접 피드백되어 상기 비교기에 입력되고, 상기 반도체 메모리장치의 고전압 테스트 모드시에는 상기 비교기의 출력단이 상기 비교기의 동작 전압원과 전기적으로 격리되는 것을 특징으로 한다.

Description

반도체 메모리장치의 내부 전원전압 발생기{Internal power supply voltage generator of semiconductor memory device}
본 발명의 상세한 설명에서 인용되는 도면을 보다 충분히 이해하기 위하여 각 도면의 간단한 설명이 제공된다.
도 1은 종래의 내부 전원전압 발생기를 나타내는 회로도이다.
도 2는 정상동작 모드 및 고전압 테스트 모드에서 겸용으로 사용될 수 있는 종래의 내부 전원전압 발생기를 나타내는 회로도이다.
도 3은 본 발명의 제1실시예에 따른 내부 전원전압 발생기를 나타내는 회로도이다.
도 4는 본 발명의 제2실시예에 따른 내부 전원전압 발생기를 나타내는 회로도이다.
도 5는 본 발명의 제3실시예에 따른 내부 전원전압 발생기를 나타내는 회로도이다.
본 발명은 반도체 메모리장치에 관한 것으로, 특히 반도체 메모리장치의 내 부 전원전압 발생기에 관한 것이다.
반도체 메모리장치, 특히 DRAM에 있어서는 집적도가 높아짐에 따라 게이트 산화막의 두께도 얇아지고 있으며, 이에 따라 트랜지스터의 게이트 산화막의 내압이 저하되고 신뢰성의 확보가 어렵게 되었다. 따라서 반도체 메모리장치의 신뢰성을 확보하고 또한 전력소비를 감소시키기 위하여, 사용되는 외부 전원전압이 점점 낮아지고 있다. 그러나 반도체 메모리장치의 사용자, 즉 씨스템 메이커 입장에서는 원가상승등의 이유때문에 외부 전원전압을 계속 낮추는 것이 용이하지 않다.
따라서 이를 해결하기 위하여 대두된 방법이 내부 전원전압 방식이다. 내부 전원전압 방식은, 외부에서 외부 전원전압이 칩 내부로 공급되면 칩 내부의 전압강하 회로인 내부 전원전압 발생기에 의해 상기 외부 전원전압을 클램프(Clamp)하여 전압강하된 내부 전원전압을 발생시켜 칩 내부로 공급하는 방식이다. 일반적인 내부 전원전압 발생회로의 일예가 미국특허 번호 5,808,953에 개시되어 있다.
도 1은 종래의 내부 전원전압 발생기를 나타내는 회로도이다.
도 1을 참조하면, 종래의 내부 전원전압 발생기는, 기준전압(VREF)과 내부 전원전압(IVC)을 비교하여 출력단으로 비교결과(CO)를 출력하는 비교기(11) 및 외부 전원전압(EVC)을 수신하고 비교결과(CO)에 응답하여 내부 전원전압(IVC)을 출력하는 드라이버(13)를 구비한다.
한편, 반도체 메이커에서는 반도체 메모리장치의 신뢰성을 테스트하기 위하여, 반도체 메모리장치의 정상동작시 보다 더 높은 전원전압에서 반도체 메모리장치를 동작시키는 고전압 테스트를 수행한다. 예컨대, 고전압 테스트 모드에서 내 부 전원전압(IVC)의 레벨을 외부 전원전압(EVC)의 레벨과 동일하게 만들고자 하는 경우, 기준전압(VREF)을 외부 전원전압(EVC)과 동일한 레벨로 올리고 비교기(11)의 동작은 그대로 유지한다.
그러나 이러한 경우 드라이버(13)를 통한 전압강하로 인하여 내부 전원전압(IVC)의 레벨을 외부 전원전압(EVC)의 레벨과 거의(substantially) 동일하게 만드는 것이 어려울 수 있다. 또한 비교기(11)의 동작전류 증가로 인해 테스트 장치(tester)의 전류정격(current rating)을 초과함으로써 고전압 테스트 수행 자체에 문제가 발생할 수 있다.
따라서 반도체 메모리장치의 정상동작 모드 및 고전압 테스트 모드에서 겸용으로 사용될 수 있는 내부 전원전압 발생기가 이용되고 있다. 도 2는 정상동작 모드 및 고전압 테스트 모드에서 겸용으로 사용될 수 있는 종래의 내부 전원전압 발생기를 나타내는 회로도이다.
도 2를 참조하면, 정상동작 모드 및 고전압 테스트 모드 겸용의 종래의 내부 전원전압 발생기는, 비교기(21) 및 드라이버(MP20)를 구비하고 또한 고전압 테스트 제어를 위해 제어 트랜지스터들(MP21,MN23)과 논리게이트들(NR21,I21,OR21)을 더 구비한다. 비교기(21)는 피모스 트랜지스터들(MP22-MP25) 및 엔모스 트랜지스터들(MN20-MN22)을 포함하여 구성된다.
반도체 메모리장치의 고전압 테스트 모드시에는, 고전압 테스트 제어신호(HVCC_TEST)가 논리 하이(high)가 되고 내부 전원전압 발생기 인에이블 신호(ENABLE)가 논리 로우(low)가 된다. 이에 따라 피모스 제어 트랜지스터(MP21)는 턴오프되고 엔모스 제어 트랜지스터(MN23)는 턴온된다. 따라서 고전압 테스트 모드시에는 내부 전원전압(IVC)은 비교기(21)로 피드백(feedback)되지 않으며 비교기(21)의 엔모스 입력 트랜지스터(MN21)는 턴오프된다.
반도체 메모리장치의 정상동작 모드시에는, 고전압 테스트 신호(HVCC_TEST)가 논리 로우가 되고 내부 전원전압 발생기 인에이블 신호(ENABLE)가 논리 하이가 된다. 이에 따라 피모스 제어 트랜지스터(MP21)가 턴온되고 엔모스 제어 트랜지스터(MN23)가 턴오프된다. 따라서 내부 전원전압(IVC)이 피모스 제어 트랜지스터(MP21)를 통해 비교기(21)로 피드백되며, 비교기(21)는 정상적인 동작을 수행한다.
그러나, 도 2에 도시된 바와 같은 내부 전원전압 발생기는, 정상동작 모드시에 내부 전원전압(IVC)이 피모스 제어 트랜지스터(MP21)를 통해 비교기(21)로 피드백되므로 응답속도가 느려지는 단점이 있다.
따라서 본 발명이 이루고자하는 기술적 과제는, 고전압 테스트 모드시에도 사용될 수 있으며 정상동작 모드시에도 응답속도가 느려지지 않는 내부 전원전압 발생기를 제공하는 데 있다.
상기 기술적 과제를 달성하기 위한 본 발명에 따른 내부 전원전압 발생기는, 기준전압과 내부 전원전압을 비교하여 출력단으로 비교결과를 출력하는 비교기, 및 외부 전원전압을 수신하고 상기 비교결과에 응답하여 상기 내부 전원전압을 출력하 는 드라이버를 구비하고, 상기 드라이버에서 출력되는 상기 내부 전원전압이 직접 피드백되어 상기 비교기에 입력되고, 상기 반도체 메모리장치의 고전압 테스트 모드시에는 상기 비교기의 출력단이 상기 비교기의 동작 전압원과 전기적으로 격리되는 것을 특징으로 한다.
바람직한 일실시예에 따르면 상기 비교기는, 상기 출력단에 일단이 연결되고 게이트에 상기 기준전압이 인가되는 제1입력 트랜지스터, 상기 출력단의 상보 출력단에 일단이 연결되고 게이트에 상기 내부 전원전압이 인가되는 제2입력 트랜지스터; 및 상기 제1입력 트랜지스터의 타단과 상기 제2입력 트랜지스터의 타단 사이에 연결되는 제어 트랜지스터를 구비하고, 상기 반도체 메모리장치의 정상동작 모드시에는 상기 제어 트랜지스터를 턴온시켜 상기 비교기가 정상적으로 동작되고, 상기 반도체 메모리장치의 고전압 테스트 모드시에는 상기 제어 트랜지스터를 턴오프시켜 상기 출력단이 상기 비교기의 동작 전압원과 전기적으로 격리된다.
바람직한 다른 실시예에 따르면 상기 비교기는, 상기 출력단에 일단이 연결되고 공통 노드에 타단이 연결되는 제1입력 트랜지스터, 및 상기 출력단의 상보 출력단에 일단이 연결되고 게이트에 상기 내부 전원전압이 인가되고 상기 공통 노드에 타단이 연결되는 제2입력 트랜지스터를 구비하고, 상기 반도체 메모리장치의 정상동작 모드시에는 상기 제1입력 트랜지스터의 게이트에 상기 기준전압이 인가되어 상기 비교기가 정상적으로 동작되고, 상기 반도체 메모리장치의 고전압 테스트 모드시에는 상기 제1입력 트랜지스터가 턴오프되어 상기 출력단이 상기 비교기의 동작 전압원과 전기적으로 격리된다.
본 발명과 본 발명의 동작 상의 잇점 및 본 발명의 실시에 의하여 달성되는 목적을 충분히 이해하기 위해서는 본 발명의 바람직한 실시예를 예시하는 첨부 도면 및 첨부 도면에 기재된 내용을 참조하여야만 한다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 설명함으로써, 본 발명을 상세히 설명한다. 각 도면에 제시된 동일한 참조부호는 동일한 부재를 나타낸다.
도 3은 본 발명의 제1실시예에 따른 내부 전원전압 발생기를 나타내는 회로도이다.
도 3을 참조하면, 본 발명의 제1실시예에 따른 내부 전원전압 발생기는, 비교기(31) 및 드라이버(MP30)를 구비하고 또한 고전압 테스트 제어를 위해 노아게이트(NR31), 인버터(I31), 오아게이트(OR31), 및 앤드게이트(AD31)를 더 구비한다.
특히 내부 전원전압(IVC)은 트랜지스터를 거치지 않고 직접 피드백되어 비교기(31)로 입력된다. 비교기(31)는 기준전압(VREF)과 직접 피드백되는 내부 전원전압(IVC)을 비교하여 출력단(CO)으로 비교결과를 출력한다. 드라이버(MP30)는 외부 전원전압(EVC)을 수신하고 비교기(31)의 출력단(CO)으로부터 출력되는 비교결과에 응답하여 내부 전원전압(IVC)을 출력한다.
좀더 상세하게는, 비교기(31)는 제1피모스 부하 트랜지스터(MP32), 제2피모스 부하 트랜지스터(MP33), 제1엔모스 입력 트랜지스터(MN30), 제2엔모스 입력 트랜지스터(MN31), 제1피모스 제어 트랜지스터(MP34), 제2엔모스 제어 트랜지스터(MN34), 제1엔모스 풀다운 트랜지스터(MN32), 제2엔모스 풀다운 트랜지스 터(MN33), 및 풀업 트랜지스터(MP31)를 포함하여 구성된다.
제1피모스 부하 트랜지스터(MP32)는 소오스에 외부 전원전압(EVC)이 인가되고 드레인에 출력단(CO)이 연결되고 게이트에 상보 출력단(COB)가 연결된다. 제2피모스 부하 트랜지스터(MP33)는 소오스에 외부 전원전압(EVC)이 인가되고 드레인에 상보 출력단(COB)이 연결되고 게이트에 상보 출력단(COB)가 연결된다.
제1엔모스 입력 트랜지스터(MN30)는 드레인에 출력단(CO)이 연결되고 게이트에 기준전압(VREF)이 인가되고, 제2엔모스 입력 트랜지스터(MN31)는 드레인에 상보 출력단(COB)이 연결되고 게이트에는 직접 피드백되는 내부 전원전압(IVC)이 인가된다.
제1피모스 제어 트랜지스터(MP34)는 출력단(CO)과 상보 출력단(COB) 사이에 연결되고 게이트에 오아게이트(OR31)의 출력이 인가된다. 오아게이트(OR31)는 고전압 테스트 제어신호(HVCC_TEST) 및 내부 전원전압 발생기 인에이블 신호(ENABLE)를 입력으로 한다. 고전압 테스트 제어신호(HVCC_TEST)는 반도체 메모리장치의 고전압 테스트 모드시 논리 하이로 활성화되는 신호이고, 인에이블 신호(ENABLE)는 상기 내부 전원전압 발생기를 인에이블시키고자 할 때 논리 하이로 활성화되는 신호이다.
제2엔모스 제어 트랜지스터(MN34)는 제1엔모스 입력 트랜지스터(MN30)의 소오스와 제2엔모스 입력 트랜지스터(MN31)의 소오스 사이에 연결되고 게이트에 고전압 테스트 제어신호(HVCC_TEST)의 반전신호(HVCC_TESTB)가 인가된다.
제1엔모스 풀다운 트랜지스터(MN32)는 드레인이 상기 제1엔모스 입력 트랜지 스터(MN30)의 소오스에 연결되고 게이트에 오아게이트(OR31)의 출력이 인가되며 소오스에 접지전압(VSS)이 인가된다. 제2엔모스 풀다운 트랜지스터(MN33)는 드레인이 상기 제2엔모스 입력 트랜지스터(MN31)의 소오스에 연결되고 게이트에 낸드게이트(ND31)의 출력이 인가되며 소오스에 접지전압(VSS)이 인가된다. 낸드게이트(ND31)는 고전압 테스트 제어신호(HVCC_TEST)의 반전신호(HVCC_TESTB) 및 내부 전원전압 발생기 인에이블 신호(ENABLE)를 입력으로 한다.
풀업 트랜지스터(MP31)는 소오스에 외부 전원전압(EVC)이 인가되고 게이트에 노아게이트(NR31)의 출력이 인가되며 드레인이 상보 출력단(COB)에 연결된다. 노아게이트(NR31)는 고전압 테스트 제어신호(HVCC_TEST) 및 인버터(I31)의 출력신호를 입력으로 한다. 인버터(I31)는 인에이블 신호(ENABLE)를 반전시킨다.
이하 도 3에 도시된 본 발명의 제1실시예에 따른 내부 전원전압 발생기의 동작이 상세히 설명된다. 먼저, 반도체 메모리장치의 정상동작 모드시에는, 고전압 테스트 제어신호(HVCC_TEST)가 논리 로우가 되고 반전신호(HVCC_TESTB)가 논리 하이가 되며 내부 전원전압 발생기 인에이블 신호(ENABLE)가 논리 하이가 된다.
이에 따라, 풀업 트랜지스터(MP31)는 턴오프되고 제1피모스 제어 트랜지스터(MP34)는 턴오프되고, 제2엔모스 제어 트랜지스터(MN34)는 턴온되고 제1 및 제2엔모스 풀다운 트랜지스터(MN32,MN33)는 턴온된다. 따라서 반도체 메모리장치의 정상동작 모드시에는, 제1피모스 부하 트랜지스터(MP32), 제2피모스 부하 트랜지스터(MP33), 제1엔모스 입력 트랜지스터(MN30), 및 제2엔모스 입력 트랜지스터(MN31)에 의해 정상적인 비교기의 동작이 수행된다.
반면에, 반도체 메모리장치의 고전압 테스트 모드시에는, 고전압 테스트 제어신호(HVCC_TEST)가 논리 하이가 되고 반전신호(HVCC_TESTB)가 논리 로우가 되며 내부 전원전압 발생기 인에이블 신호(ENABLE)가 논리 로우가 된다.
이에 따라, 풀업 트랜지스터(MP31)는 턴온되고 제1피모스 제어 트랜지스터(MP34)는 턴오프되고, 제2엔모스 제어 트랜지스터(MN34)는 턴오프되고 제1엔모스 풀다운 트랜지스터(MN32)는 턴온되고 제2엔모스 풀다운 트랜지스터(MN33)는 턴오프된다. 따라서 상보 출력단(COB)의 레벨은 외부 전원전압(EVC) 레벨로 고정되고 그 결과 제1피모스 부하 트랜지스터(MP32)와 제2피모스 부하 트랜지스터(MP33)는 턴오프된다.
따라서, 반도체 메모리장치의 고전압 테스트 모드시에는 출력단(CO)이 비교기(31)의 동작 전원전압, 즉 외부 전원전압(EVC)과 전기적으로 분리되고 출력단(CO)의 레벨은 제1엔모스 입력 트랜지스터(MN30) 및 제1엔모스 풀다운 트랜지스터(MN32)를 통해 거의(substantially) 접지전압(VSS) 레벨이 된다. 이에 따라 피모스 드라이버(MP30)가 완전히(fully) 턴온되어 내부 전원전압(IVC)의 레벨이 거의 외부 전원전압(EVC) 레벨이 된다.
이상에서와 같이 본 발명의 제1실시예에 따른 내부 전원전압 발생기는 고전압 테스트 모드시에는 거의 외부 전원전압(EVC)과 동일한 레벨을 갖는 내부 전원전압(IVC)을 출력하며, 정상동작 모드시에는 내부 전원전압(IVC)이 트랜지스터를 거치지 않고 직접 피드백되어 비교기(31)로 입력되므로 응답속도가 느려지지 않는 장점이 있다.
도 4는 본 발명의 제2실시예에 따른 내부 전원전압 발생기를 나타내는 회로도이다.
도 4를 참조하면, 본 발명의 제2실시예에 따른 내부 전원전압 발생기는, 비교기(41) 및 드라이버(MP40)를 구비하고 또한 고전압 테스트 제어를 위해 노아게이트(NR41), 인버터(I41), 오아게이트(OR41), 노아게이트(NR42), 및 인버터(I42)를 더 구비한다.
특히 내부 전원전압(IVC)은 트랜지스터를 거치지 않고 직접 피드백되어 비교기(41)로 입력된다. 본 발명의 제2실시예에 따른 내부 전원전압 발생기는 상기 제1실시예에 따른 내부 전원전압 발생기와 거의 유사하며 단지 비교기(41)의 구성이 다소 다르다.
비교기(41)는 제1피모스 부하 트랜지스터(MP42), 제2피모스 부하 트랜지스터(MP43), 제1엔모스 입력 트랜지스터(MN40), 제2엔모스 입력 트랜지스터(MN41), 제1피모스 제어 트랜지스터(MP44), 제2피모스 제어 트랜지스터(MP45), 제3엔모스 제어 트랜지스터(MN43), 제4엔모스 제어 트랜지스터(MN44), 엔모스 풀다운 트랜지스터(MN42), 및 풀업 트랜지스터(MP41)를 포함하여 구성된다.
제1피모스 부하 트랜지스터(MP42)는 소오스에 외부 전원전압(EVC)이 인가되고 드레인에 출력단(CO)이 연결되고 게이트에 상보 출력단(COB)가 연결된다. 제2피모스 부하 트랜지스터(MP43)는 소오스에 외부 전원전압(EVC)이 인가되고 드레인에 상보 출력단(COB)이 연결되고 게이트에 상보 출력단(COB)가 연결된다.
제1엔모스 입력 트랜지스터(MN40)는 드레인이 출력단(CO)에 연결되고 소오스 가 공통 노드(CN)에 연결되며 게이트는 제2피모스 제어 트랜지스터(MP45)의 드레인 및 제4엔모스 제어 트랜지스터(MN44)의 드레인에 연결된다. 제2피모스 제어 트랜지스터(MP45)의 소오스에는 기준전압(VREF)이 인가되고 게이트에는 고전압 테스트 제어신호(HVCC_TEST)가 인가된다. 그리고 제4엔모스 제어 트랜지스터(MN44)의 소오스에는 접지전압(VSS)이 인가되고 게이트에는 고전압 테스트 제어신호(HVCC_TEST)가 인가된다.
제1피모스 제어 트랜지스터(MP44)는 출력단(CO)과 상보 출력단(COB) 사이에 연결되고 게이트에 오아게이트(OR41)의 출력이 인가된다. 오아게이트(OR41)는 고전압 테스트 제어신호(HVCC_TEST) 및 내부 전원전압 발생기 인에이블 신호(ENABLE)를 입력으로 한다. 제3엔모스 제어 트랜지스터(MN43)는 드레인이 출력단(CO)에 연결되고 게이트에 고전압 테스트 제어신호(HVCC_TEST)가 인가되며 소오스에는 접지전압(VSS)이 인가된다.
제2엔모스 입력 트랜지스터(MN41)는 드레인이 상보 출력단(COB)에 연결되고 게이트에는 직접 피드백되는 내부 전원전압(IVC)이 인가되며 소오스는 공통 노드(CN)에 연결된다. 엔모스 풀다운 트랜지스터(MN42)는 드레인이 공통 노드(CN)에 연결되고 게이트에 노아게이트(NR42)의 출력이 인가되며 소오스에 접지전압(VSS)이 인가된다. 노아게이트(NR42)는 고전압 테스트 제어신호(HVCC_TEST) 및 인버터(I42)의 출력신호를 입력으로 한다. 인버터(I42)는 인에이블 신호(ENABLE)를 반전시킨다.
풀업 트랜지스터(MP41)는 소오스에 외부 전원전압(EVC)이 인가되고 게이트에 노아게이트(NR41)의 출력이 인가되며 드레인이 상보 출력단(COB)에 연결된다. 노아게이트(NR41)는 고전압 테스트 제어신호(HVCC_TEST) 및 인버터(I41)의 출력신호를 입력으로 한다. 인버터(I41)는 인에이블 신호(ENABLE)를 반전시킨다.
이하 도 4에 도시된 본 발명의 제2실시예에 따른 내부 전원전압 발생기의 동작이 상세히 설명된다. 먼저, 반도체 메모리장치의 정상동작 모드시에는, 고전압 테스트 제어신호(HVCC_TEST)가 논리 로우가 되고 내부 전원전압 발생기 인에이블 신호(ENABLE)가 논리 하이가 된다.
이에 따라, 풀업 트랜지스터(MP41)는 턴오프되고 제1피모스 제어 트랜지스터(MP44)는 턴오프되고 제3엔모스 제어 트랜지스터(MN43)는 턴오프되고 엔모스 풀다운 트랜지스터(MN42)는 턴온된다. 그리고 제2피모스 제어 트랜지스터(MP45)는 턴온되고 제4엔모스 제어 트랜지스터(MN44)는 턴오프되며, 이에 따라 제1엔모스 입력 트랜지스터(MN40)의 게이트에는 기준전압(VREF)이 인가된다.
따라서 반도체 메모리장치의 정상동작 모드시에는, 제1피모스 부하 트랜지스터(MP42), 제2피모스 부하 트랜지스터(MP43), 제1엔모스 입력 트랜지스터(MN40), 및 제2엔모스 입력 트랜지스터(MN41)에 의해 정상적인 비교기의 동작이 수행된다.
반면에, 반도체 메모리장치의 고전압 테스트 모드시에는, 고전압 테스트 제어신호(HVCC_TEST)가 논리 하이가 되고 내부 전원전압 발생기 인에이블 신호(ENABLE)가 논리 로우가 된다.
이에 따라, 풀업 트랜지스터(MP41)는 턴온되고 제1피모스 제어 트랜지스터(MP44)는 턴오프되고 제3엔모스 제어 트랜지스터(MN43)는 턴온되고 엔모스 풀다 운 트랜지스터(MN42)는 턴오프된다. 그리고 제2피모스 제어 트랜지스터(MP45)는 턴오프되고 제4엔모스 제어 트랜지스터(MN44)는 턴온되며, 이에 따라 제1엔모스 입력 트랜지스터(MN40)의 게이트에는 접지전압(VSS)이 인가되어 제1엔모스 입력 트랜지스터(MN40)는 턴오프된다. 따라서 상보 출력단(COB)의 레벨은 외부 전원전압(EVC) 레벨로 고정되고 그 결과 제1피모스 부하 트랜지스터(MP42)와 제2피모스 부하 트랜지스터(MP43)는 턴오프된다.
따라서, 반도체 메모리장치의 고전압 테스트 모드시에는 출력단(CO)이 비교기(41)의 동작 전원전압, 즉 외부 전원전압(EVC)과 전기적으로 분리되고 출력단(CO)의 레벨은 턴온된 제3엔모스 제어 트랜지스터(MN43)를 통해 거의(substantially) 접지전압(VSS) 레벨이 된다. 이에 따라 피모스 드라이버(MP40)가 완전히(fully) 턴온되어 내부 전원전압(IVC)의 레벨이 거의 외부 전원전압(EVC) 레벨이 된다.
이상에서와 같이 본 발명의 제2실시예에 따른 내부 전원전압 발생기는 상술한 제1실시예에 따른 내부 전원전압 발생기와 마찬가지로 고전압 테스트 모드시에는 거의 외부 전원전압(EVC)과 동일한 레벨을 갖는 내부 전원전압(IVC)을 출력하며, 정상동작 모드시에는 내부 전원전압(IVC)이 트랜지스터를 거치지 않고 직접 피드백되어 비교기(41)로 입력되므로 응답속도가 느려지지 않는 장점이 있다.
도 5는 본 발명의 제3실시예에 따른 내부 전원전압 발생기를 나타내는 회로도이다.
도 5를 참조하면, 본 발명의 제3실시예에 따른 내부 전원전압 발생기는 도 4 에 도시된 제2실시예에 따른 내부 전원전압 발생기와 거의 동일하다. 단지 제1엔모스 입력 트랜지스터(MN40)의 게이트에 엔모스 제어 트랜지스터(MN54)의 드레인이 연결되고 전송게이트(T31)의 일단이 연결되는 것이 제2실시예와 다르다.
엔모스 제어 트랜지스터(MN54)의 게이트에는 고전압 테스트 제어신호(HVCC_TEST)가 인가되고 소오스에는 접지전압(VSS)이 인가된다. 전송게이트(T31)의 타단에는 기준전압(VREF)이 인가되고 전송게이트(T31)는 고전압 테스트 제어신호(HVCC_TEST)가 논리 로우일 때 턴온된다.
제3실시예에 따른 내부 전원전압 발생기의 동작은 도 4에 도시된 본 발명의 제2실시예에 따른 내부 전원전압 발생기의 동작과 거의 동일하므로 여기에서 상세한 설명은 생략된다.
또한 여기서 특정한 용어들이 사용되었으나, 이는 단지 본 발명을 설명하기 위한 목적에서 사용된 것이지 의미한정이나 특허청구범위에 기재된 본 발명의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.
상술한 바와 같이 본 발명에 따른 내부 전원전압 발생기는, 고전압 테스트 모드시에는 거의 외부 전원전압(EVC)과 동일한 레벨을 갖는 내부 전원전압(IVC)을 출력할 수 있으며, 정상동작 모드시에는 내부 전원전압(IVC)이 트랜지스터를 거치 지 않고 직접 피드백되어 비교기(31)로 입력되므로 응답속도가 느려지지 않는 장점이 있다.

Claims (5)

  1. 반도체 메모리장치의 내부 전원전압 발생기에 있어서,
    기준전압과 내부 전원전압을 비교하여 출력단으로 비교결과를 출력하는 비교기; 및
    외부 전원전압을 수신하고 상기 비교결과에 응답하여 상기 내부 전원전압을 출력하는 드라이버를 구비하고,
    상기 드라이버에서 출력되는 상기 내부 전원전압이 직접 피드백되어 상기 비교기에 입력되고, 상기 반도체 메모리장치의 고전압 테스트 모드시에는 상기 비교기의 출력단이 상기 비교기의 동작 전압원과 전기적으로 격리되는 것을 특징으로 하는 내부 전원전압 발생기.
  2. 제1항에 있어서, 상기 비교기는,
    상기 출력단에 일단이 연결되고 게이트에 상기 기준전압이 인가되는 제1입력 트랜지스터;
    상기 출력단의 상보 출력단에 일단이 연결되고 게이트에 상기 내부 전원전압이 인가되는 제2입력 트랜지스터; 및
    상기 제1입력 트랜지스터의 타단과 상기 제2입력 트랜지스터의 타단 사이에 연결되는 제어 트랜지스터를 구비하고,
    상기 반도체 메모리장치의 정상동작 모드시에는 상기 제어 트랜지스터를 턴 온시켜 상기 비교기가 정상적으로 동작되고, 상기 반도체 메모리장치의 고전압 테스트 모드시에는 상기 제어 트랜지스터를 턴오프시켜 상기 출력단이 상기 비교기의 동작 전압원과 전기적으로 격리되는 것을 특징으로 하는 내부 전원전압 발생기.
  3. 제2항에 있어서, 상기 비교기는,
    상기 외부 전원전압이 인가되고 상기 출력단 및 상기 출력단의 상보 출력단에 연결되는 부하 회로;
    상기 제1입력 트랜지스터의 타단과 접지전압 사이에 연결되고 상기 고전압 테스트 모드시 및 상기 정상동작 모드시에 턴온되는 제1풀다운 트랜지스터;
    상기 제2입력 트랜지스터의 타단과 상기 접지전압 사이에 연결되고 상기 고전압 테스트 모드시에는 턴오프되고 상기 정상모드시에는 턴온되는 제2풀다운 트랜지스터; 및
    상기 외부 전원전압과 상기 상보 출력단 사이에 연결되고 상기 고전압 테스트 모드시에는 턴온되고 상기 정상모드시에는 턴오프되는 풀업 트랜지스터를 더 구비하는 것을 특징으로 하는 내부 전원전압 발생기
  4. 제1항에 있어서, 상기 비교기는,
    상기 출력단에 일단이 연결되고 공통 노드에 타단이 연결되는 제1입력 트랜지스터; 및
    상기 출력단의 상보 출력단에 일단이 연결되고 게이트에 상기 내부 전원전압 이 인가되고 상기 공통 노드에 타단이 연결되는 제2입력 트랜지스터를 구비하고,
    상기 반도체 메모리장치의 정상동작 모드시에는 상기 제1입력 트랜지스터의 게이트에 상기 기준전압이 인가되어 상기 비교기가 정상적으로 동작되고, 상기 반도체 메모리장치의 고전압 테스트 모드시에는 상기 제1입력 트랜지스터가 턴오프되어 상기 출력단이 상기 비교기의 동작 전압원과 전기적으로 격리되는 것을 특징으로 하는 내부 전원전압 발생기.
  5. 제4항에 있어서, 상기 비교기는,
    상기 외부 전원전압이 인가되고 상기 출력단 및 상기 출력단의 상보 출력단에 연결되는 부하 회로;
    일단이 상기 공통 노드에 연결되고 타단이 접지전압에 연결되며 상기 고전압 테스트 모드시에는 턴오프되고 상기 정상동작 모드시에는 턴온되는 제1풀다운 트랜지스터;
    상기 출력단에 일단이 연결되고 상기 접지전압에 타단이 연결되며 상기 고전압 테스트 모드시에는 턴온되고 상기 정상모드시에는 턴오프되는 제2풀다운 트랜지스터; 및
    상기 외부 전원전압과 상기 상보 출력단 사이에 연결되고 상기 고전압 테스트 모드시에는 턴온되고 상기 정상모드시에는 턴오프되는 풀업 트랜지스터를 더 구비하는 것을 특징으로 하는 내부 전원전압 발생기.
KR1020070003077A 2007-01-10 2007-01-10 반도체 메모리장치의 내부 전원전압 발생기 KR100855969B1 (ko)

Priority Applications (2)

Application Number Priority Date Filing Date Title
KR1020070003077A KR100855969B1 (ko) 2007-01-10 2007-01-10 반도체 메모리장치의 내부 전원전압 발생기
US11/971,275 US20080174364A1 (en) 2007-01-10 2008-01-09 Internal supply-voltage generator of semiconductor memory device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020070003077A KR100855969B1 (ko) 2007-01-10 2007-01-10 반도체 메모리장치의 내부 전원전압 발생기

Publications (2)

Publication Number Publication Date
KR20080065870A true KR20080065870A (ko) 2008-07-15
KR100855969B1 KR100855969B1 (ko) 2008-09-02

Family

ID=39640644

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020070003077A KR100855969B1 (ko) 2007-01-10 2007-01-10 반도체 메모리장치의 내부 전원전압 발생기

Country Status (2)

Country Link
US (1) US20080174364A1 (ko)
KR (1) KR100855969B1 (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101103071B1 (ko) * 2010-05-31 2012-01-06 주식회사 하이닉스반도체 반도체 집적 회로

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100967099B1 (ko) * 2008-09-10 2010-07-01 주식회사 하이닉스반도체 반도체 메모리 장치와 그의 구동 방법
RU2485668C1 (ru) * 2012-07-16 2013-06-20 Андрей Алексеевич Зайцев Октавный микропотребляющий высокочастотный кмоп генератор, управляемый напряжением

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3512332B2 (ja) * 1998-04-07 2004-03-29 富士通株式会社 内部電圧発生回路
JPH11353900A (ja) * 1998-06-11 1999-12-24 Mitsubishi Electric Corp 半導体装置
JP4822572B2 (ja) * 1999-09-02 2011-11-24 ルネサスエレクトロニクス株式会社 半導体記憶装置
KR100452327B1 (ko) * 2002-07-08 2004-10-12 삼성전자주식회사 반도체 메모리 장치의 내부 전원 전압 발생회로

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101103071B1 (ko) * 2010-05-31 2012-01-06 주식회사 하이닉스반도체 반도체 집적 회로
US8724409B2 (en) 2010-05-31 2014-05-13 SK Hynix Inc. Semiconductor integrated circuit

Also Published As

Publication number Publication date
KR100855969B1 (ko) 2008-09-02
US20080174364A1 (en) 2008-07-24

Similar Documents

Publication Publication Date Title
KR100543659B1 (ko) 내부전압 생성용 액티브 드라이버
US6937074B2 (en) Power-up signal generator in semiconductor device
US8299847B2 (en) Semiconductor device and data processing system including the same
JP6697015B2 (ja) １ｔ１ｄ ｄｒａｍセル並びにｄｒａｍのためのアクセス方法及び関連する装置
US10114068B1 (en) Methods and apparatus for monitoring aging effects on an integrated circuit
KR100211758B1 (ko) 멀티 파워를 사용하는 데이터 출력버퍼
KR20080002686A (ko) 반도체 집적 회로
KR100855969B1 (ko) 반도체 메모리장치의 내부 전원전압 발생기
US7688104B2 (en) On-die termination device to compensate for a change in an external voltage
US8248882B2 (en) Power-up signal generator for use in semiconductor device
US8299845B2 (en) Semiconductor device
CN109427371B (zh) 电源开关、存储器装置和提供电源开关电压输出的方法
JP2018534806A (ja) 電力ゲーティングデバイスおよび方法
JP3287248B2 (ja) 半導体集積回路
JP6538629B2 (ja) 半導体記憶装置
KR970012788A (ko) 반도체 기억장치
KR960042726A (ko) 외부제어신호에 적응 동작하는 승압회로를 갖는 반도체 메모리 장치
KR970078020A (ko) 래치 회로를 포함하는 메모리 장치
US9136018B2 (en) Internal voltage generation circuits
US20060103452A1 (en) Internal voltage generator for semiconductor device
US9853641B2 (en) Internal voltage generation circuit
US8344757B2 (en) Semiconductor device and data processing system including the same
US20140111182A1 (en) Reference voltage generation circuit
US8436655B2 (en) Voltage level shift circuit and semiconductor device
US7937629B2 (en) Semiconductor memory apparatus having noise generating block and method of testing the same

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
LAPS Lapse due to unpaid annual fee